|
| #define | SRAM1_SIZE (0xC0000UL) |
| |
| #define | SRAM2_SIZE (0x10000UL) |
| |
| #define | SRAM3_SIZE (0xD0000UL) |
| |
| #define | SRAM4_SIZE (0x04000UL) |
| |
| #define | SRAM5_SIZE (0xD0000UL) |
| |
| #define | SRAM6_SIZE (0x80000UL) |
| |
| #define | FMC_BASE (0x60000000UL) |
| |
| #define | OCTOSPI2_BASE (0x70000000UL) |
| |
| #define | OCTOSPI1_BASE (0x90000000UL) |
| |
| #define | HSPI1_BASE (0xA0000000UL) |
| |
|
#define | FMC_BANK1 FMC_BASE |
| |
|
#define | FMC_BANK1_1 FMC_BANK1 |
| |
|
#define | FMC_BANK1_2 (FMC_BANK1 + 0x04000000UL) |
| |
|
#define | FMC_BANK1_3 (FMC_BANK1 + 0x08000000UL) |
| |
|
#define | FMC_BANK1_4 (FMC_BANK1 + 0x0C000000UL) |
| |
|
#define | FMC_BANK3 (FMC_BASE + 0x20000000UL) |
| |
| #define | FLASH_BASE_NS (0x08000000UL) |
| |
| #define | SRAM1_BASE_NS (0x20000000UL) |
| |
| #define | SRAM2_BASE_NS (0x200C0000UL) |
| |
| #define | SRAM3_BASE_NS (0x200D0000UL) |
| |
| #define | SRAM4_BASE_NS (0x28000000UL) |
| |
| #define | SRAM5_BASE_NS (0x201A0000UL) |
| |
| #define | SRAM6_BASE_NS (0x20270000UL) |
| |
| #define | PERIPH_BASE_NS (0x40000000UL) |
| |
|
#define | APB1PERIPH_BASE_NS PERIPH_BASE_NS |
| |
|
#define | APB2PERIPH_BASE_NS (PERIPH_BASE_NS + 0x00010000UL) |
| |
|
#define | AHB1PERIPH_BASE_NS (PERIPH_BASE_NS + 0x00020000UL) |
| |
|
#define | AHB2PERIPH_BASE_NS (PERIPH_BASE_NS + 0x02020000UL) |
| |
|
#define | APB3PERIPH_BASE_NS (PERIPH_BASE_NS + 0x06000000UL) |
| |
| #define | AHB3PERIPH_BASE_NS (PERIPH_BASE_NS + 0x06020000UL) |
| |
|
#define | TIM2_BASE_NS (APB1PERIPH_BASE_NS + 0x0000UL) |
| |
|
#define | TIM3_BASE_NS (APB1PERIPH_BASE_NS + 0x0400UL) |
| |
|
#define | TIM4_BASE_NS (APB1PERIPH_BASE_NS + 0x0800UL) |
| |
|
#define | TIM5_BASE_NS (APB1PERIPH_BASE_NS + 0x0C00UL) |
| |
|
#define | TIM6_BASE_NS (APB1PERIPH_BASE_NS + 0x1000UL) |
| |
|
#define | TIM7_BASE_NS (APB1PERIPH_BASE_NS + 0x1400UL) |
| |
|
#define | WWDG_BASE_NS (APB1PERIPH_BASE_NS + 0x2C00UL) |
| |
|
#define | IWDG_BASE_NS (APB1PERIPH_BASE_NS + 0x3000UL) |
| |
|
#define | SPI2_BASE_NS (APB1PERIPH_BASE_NS + 0x3800UL) |
| |
|
#define | USART2_BASE_NS (APB1PERIPH_BASE_NS + 0x4400UL) |
| |
|
#define | USART3_BASE_NS (APB1PERIPH_BASE_NS + 0x4800UL) |
| |
|
#define | UART4_BASE_NS (APB1PERIPH_BASE_NS + 0x4C00UL) |
| |
|
#define | UART5_BASE_NS (APB1PERIPH_BASE_NS + 0x5000UL) |
| |
|
#define | I2C1_BASE_NS (APB1PERIPH_BASE_NS + 0x5400UL) |
| |
|
#define | I2C2_BASE_NS (APB1PERIPH_BASE_NS + 0x5800UL) |
| |
|
#define | CRS_BASE_NS (APB1PERIPH_BASE_NS + 0x6000UL) |
| |
|
#define | USART6_BASE_NS (APB1PERIPH_BASE_NS + 0x6400UL) |
| |
|
#define | I2C4_BASE_NS (APB1PERIPH_BASE_NS + 0x8400UL) |
| |
|
#define | LPTIM2_BASE_NS (APB1PERIPH_BASE_NS + 0x9400UL) |
| |
|
#define | I2C5_BASE_NS (APB1PERIPH_BASE_NS + 0x9800UL) |
| |
|
#define | I2C6_BASE_NS (APB1PERIPH_BASE_NS + 0x9C00UL) |
| |
|
#define | FDCAN1_BASE_NS (APB1PERIPH_BASE_NS + 0xA400UL) |
| |
|
#define | FDCAN_CONFIG_BASE_NS (APB1PERIPH_BASE_NS + 0xA500UL) |
| |
|
#define | SRAMCAN_BASE_NS (APB1PERIPH_BASE_NS + 0xAC00UL) |
| |
| #define | UCPD1_BASE_NS (APB1PERIPH_BASE_NS + 0xDC00UL) |
| |
|
#define | TIM1_BASE_NS (APB2PERIPH_BASE_NS + 0x2C00UL) |
| |
|
#define | SPI1_BASE_NS (APB2PERIPH_BASE_NS + 0x3000UL) |
| |
|
#define | TIM8_BASE_NS (APB2PERIPH_BASE_NS + 0x3400UL) |
| |
|
#define | USART1_BASE_NS (APB2PERIPH_BASE_NS + 0x3800UL) |
| |
|
#define | TIM15_BASE_NS (APB2PERIPH_BASE_NS + 0x4000UL) |
| |
|
#define | TIM16_BASE_NS (APB2PERIPH_BASE_NS + 0x4400UL) |
| |
|
#define | TIM17_BASE_NS (APB2PERIPH_BASE_NS + 0x4800UL) |
| |
|
#define | SAI1_BASE_NS (APB2PERIPH_BASE_NS + 0x5400UL) |
| |
|
#define | SAI1_Block_A_BASE_NS (SAI1_BASE_NS + 0x004UL) |
| |
|
#define | SAI1_Block_B_BASE_NS (SAI1_BASE_NS + 0x024UL) |
| |
|
#define | SAI2_BASE_NS (APB2PERIPH_BASE_NS + 0x5800UL) |
| |
|
#define | SAI2_Block_A_BASE_NS (SAI2_BASE_NS + 0x004UL) |
| |
|
#define | SAI2_Block_B_BASE_NS (SAI2_BASE_NS + 0x024UL) |
| |
|
#define | LTDC_BASE_NS (APB2PERIPH_BASE_NS + 0x6800UL) |
| |
|
#define | LTDC_Layer1_BASE_NS (LTDC_BASE_NS + 0x0084UL) |
| |
|
#define | LTDC_Layer2_BASE_NS (LTDC_BASE_NS + 0x0104UL) |
| |
|
#define | GFXTIM_BASE_NS (APB2PERIPH_BASE_NS + 0x6400UL) |
| |
|
#define | DSI_BASE_NS (APB2PERIPH_BASE_NS + 0x6C00UL) |
| |
|
#define | REFBIAS_BASE_NS (DSI_BASE_NS + 0x800UL) |
| |
| #define | DPHY_BASE_NS (DSI_BASE_NS + 0xC00UL) |
| |
|
#define | SYSCFG_BASE_NS (APB3PERIPH_BASE_NS + 0x0400UL) |
| |
|
#define | SPI3_BASE_NS (APB3PERIPH_BASE_NS + 0x2000UL) |
| |
|
#define | LPUART1_BASE_NS (APB3PERIPH_BASE_NS + 0x2400UL) |
| |
|
#define | I2C3_BASE_NS (APB3PERIPH_BASE_NS + 0x2800UL) |
| |
|
#define | LPTIM1_BASE_NS (APB3PERIPH_BASE_NS + 0x4400UL) |
| |
|
#define | LPTIM3_BASE_NS (APB3PERIPH_BASE_NS + 0x4800UL) |
| |
|
#define | LPTIM4_BASE_NS (APB3PERIPH_BASE_NS + 0x4C00UL) |
| |
|
#define | OPAMP_BASE_NS (APB3PERIPH_BASE_NS + 0x5000UL) |
| |
|
#define | OPAMP1_BASE_NS (APB3PERIPH_BASE_NS + 0x5000UL) |
| |
|
#define | OPAMP2_BASE_NS (APB3PERIPH_BASE_NS + 0x5010UL) |
| |
|
#define | COMP12_BASE_NS (APB3PERIPH_BASE_NS + 0x5400UL) |
| |
|
#define | COMP1_BASE_NS (COMP12_BASE_NS) |
| |
|
#define | COMP2_BASE_NS (COMP12_BASE_NS + 0x04UL) |
| |
|
#define | VREFBUF_BASE_NS (APB3PERIPH_BASE_NS + 0x7400UL) |
| |
|
#define | RTC_BASE_NS (APB3PERIPH_BASE_NS + 0x7800UL) |
| |
| #define | TAMP_BASE_NS (APB3PERIPH_BASE_NS + 0x7C00UL) |
| |
|
#define | GPDMA1_BASE_NS (AHB1PERIPH_BASE_NS) |
| |
|
#define | GPDMA1_Channel0_BASE_NS (GPDMA1_BASE_NS + 0x0050UL) |
| |
|
#define | GPDMA1_Channel1_BASE_NS (GPDMA1_BASE_NS + 0x00D0UL) |
| |
|
#define | GPDMA1_Channel2_BASE_NS (GPDMA1_BASE_NS + 0x0150UL) |
| |
|
#define | GPDMA1_Channel3_BASE_NS (GPDMA1_BASE_NS + 0x01D0UL) |
| |
|
#define | GPDMA1_Channel4_BASE_NS (GPDMA1_BASE_NS + 0x0250UL) |
| |
|
#define | GPDMA1_Channel5_BASE_NS (GPDMA1_BASE_NS + 0x02D0UL) |
| |
|
#define | GPDMA1_Channel6_BASE_NS (GPDMA1_BASE_NS + 0x0350UL) |
| |
|
#define | GPDMA1_Channel7_BASE_NS (GPDMA1_BASE_NS + 0x03D0UL) |
| |
|
#define | GPDMA1_Channel8_BASE_NS (GPDMA1_BASE_NS + 0x0450UL) |
| |
|
#define | GPDMA1_Channel9_BASE_NS (GPDMA1_BASE_NS + 0x04D0UL) |
| |
|
#define | GPDMA1_Channel10_BASE_NS (GPDMA1_BASE_NS + 0x0550UL) |
| |
|
#define | GPDMA1_Channel11_BASE_NS (GPDMA1_BASE_NS + 0x05D0UL) |
| |
|
#define | GPDMA1_Channel12_BASE_NS (GPDMA1_BASE_NS + 0x0650UL) |
| |
|
#define | GPDMA1_Channel13_BASE_NS (GPDMA1_BASE_NS + 0x06D0UL) |
| |
|
#define | GPDMA1_Channel14_BASE_NS (GPDMA1_BASE_NS + 0x0750UL) |
| |
|
#define | GPDMA1_Channel15_BASE_NS (GPDMA1_BASE_NS + 0x07D0UL) |
| |
|
#define | CORDIC_BASE_NS (AHB1PERIPH_BASE_NS + 0x01000UL) |
| |
|
#define | FMAC_BASE_NS (AHB1PERIPH_BASE_NS + 0x01400UL) |
| |
|
#define | FLASH_R_BASE_NS (AHB1PERIPH_BASE_NS + 0x02000UL) |
| |
|
#define | CRC_BASE_NS (AHB1PERIPH_BASE_NS + 0x03000UL) |
| |
|
#define | TSC_BASE_NS (AHB1PERIPH_BASE_NS + 0x04000UL) |
| |
|
#define | MDF1_BASE_NS (AHB1PERIPH_BASE_NS + 0x05000UL) |
| |
|
#define | MDF1_Filter0_BASE_NS (MDF1_BASE_NS + 0x80UL) |
| |
|
#define | MDF1_Filter1_BASE_NS (MDF1_BASE_NS + 0x100UL) |
| |
|
#define | MDF1_Filter2_BASE_NS (MDF1_BASE_NS + 0x180UL) |
| |
|
#define | MDF1_Filter3_BASE_NS (MDF1_BASE_NS + 0x200UL) |
| |
|
#define | MDF1_Filter4_BASE_NS (MDF1_BASE_NS + 0x280UL) |
| |
|
#define | MDF1_Filter5_BASE_NS (MDF1_BASE_NS + 0x300UL) |
| |
|
#define | RAMCFG_BASE_NS (AHB1PERIPH_BASE_NS + 0x06000UL) |
| |
|
#define | RAMCFG_SRAM1_BASE_NS (RAMCFG_BASE_NS) |
| |
|
#define | RAMCFG_SRAM2_BASE_NS (RAMCFG_BASE_NS + 0x0040UL) |
| |
|
#define | RAMCFG_SRAM3_BASE_NS (RAMCFG_BASE_NS + 0x0080UL) |
| |
|
#define | RAMCFG_SRAM4_BASE_NS (RAMCFG_BASE_NS + 0x00C0UL) |
| |
|
#define | RAMCFG_BKPRAM_BASE_NS (RAMCFG_BASE_NS + 0x0100UL) |
| |
|
#define | RAMCFG_SRAM5_BASE_NS (RAMCFG_BASE_NS + 0x0140UL) |
| |
|
#define | RAMCFG_SRAM6_BASE_NS (RAMCFG_BASE_NS + 0x0180UL) |
| |
|
#define | JPEG_BASE_NS (AHB1PERIPH_BASE_NS + 0x0A000UL) |
| |
|
#define | DMA2D_BASE_NS (AHB1PERIPH_BASE_NS + 0x0B000UL) |
| |
|
#define | GFXMMU_BASE_NS (AHB1PERIPH_BASE_NS + 0x0C000UL) |
| |
|
#define | GPU2D_BASE_NS (AHB1PERIPH_BASE_NS + 0x0F000UL) |
| |
|
#define | ICACHE_BASE_NS (AHB1PERIPH_BASE_NS + 0x10400UL) |
| |
|
#define | DCACHE1_BASE_NS (AHB1PERIPH_BASE_NS + 0x11400UL) |
| |
|
#define | DCACHE2_BASE_NS (AHB1PERIPH_BASE_NS + 0x11800UL) |
| |
|
#define | GTZC_TZSC1_BASE_NS (AHB1PERIPH_BASE_NS + 0x12400UL) |
| |
|
#define | GTZC_TZIC1_BASE_NS (AHB1PERIPH_BASE_NS + 0x12800UL) |
| |
|
#define | GTZC_MPCBB1_BASE_NS (AHB1PERIPH_BASE_NS + 0x12C00UL) |
| |
|
#define | GTZC_MPCBB2_BASE_NS (AHB1PERIPH_BASE_NS + 0x13000UL) |
| |
|
#define | GTZC_MPCBB3_BASE_NS (AHB1PERIPH_BASE_NS + 0x13400UL) |
| |
|
#define | GTZC_MPCBB5_BASE_NS (AHB1PERIPH_BASE_NS + 0x13800UL) |
| |
|
#define | GTZC_MPCBB6_BASE_NS (AHB1PERIPH_BASE_NS + 0x13C00UL) |
| |
| #define | BKPSRAM_BASE_NS (AHB1PERIPH_BASE_NS + 0x16400UL) |
| |
|
#define | GPIOA_BASE_NS (AHB2PERIPH_BASE_NS + 0x00000UL) |
| |
|
#define | GPIOB_BASE_NS (AHB2PERIPH_BASE_NS + 0x00400UL) |
| |
|
#define | GPIOC_BASE_NS (AHB2PERIPH_BASE_NS + 0x00800UL) |
| |
|
#define | GPIOD_BASE_NS (AHB2PERIPH_BASE_NS + 0x00C00UL) |
| |
|
#define | GPIOE_BASE_NS (AHB2PERIPH_BASE_NS + 0x01000UL) |
| |
|
#define | GPIOF_BASE_NS (AHB2PERIPH_BASE_NS + 0x01400UL) |
| |
|
#define | GPIOG_BASE_NS (AHB2PERIPH_BASE_NS + 0x01800UL) |
| |
|
#define | GPIOH_BASE_NS (AHB2PERIPH_BASE_NS + 0x01C00UL) |
| |
|
#define | GPIOI_BASE_NS (AHB2PERIPH_BASE_NS + 0x02000UL) |
| |
|
#define | GPIOJ_BASE_NS (AHB2PERIPH_BASE_NS + 0x02400UL) |
| |
|
#define | ADC1_BASE_NS (AHB2PERIPH_BASE_NS + 0x08000UL) |
| |
|
#define | ADC2_BASE_NS (AHB2PERIPH_BASE_NS + 0x08100UL) |
| |
|
#define | ADC12_COMMON_BASE_NS (AHB2PERIPH_BASE_NS + 0x08300UL) |
| |
|
#define | DCMI_BASE_NS (AHB2PERIPH_BASE_NS + 0x0C000UL) |
| |
|
#define | PSSI_BASE_NS (AHB2PERIPH_BASE_NS + 0x0C400UL) |
| |
|
#define | USB_OTG_HS_BASE_NS (AHB2PERIPH_BASE_NS + 0x20000UL) |
| |
|
#define | AES_BASE_NS (AHB2PERIPH_BASE_NS + 0xA0000UL) |
| |
|
#define | HASH_BASE_NS (AHB2PERIPH_BASE_NS + 0xA0400UL) |
| |
|
#define | HASH_DIGEST_BASE_NS (AHB2PERIPH_BASE_NS + 0xA0710UL) |
| |
|
#define | RNG_BASE_NS (AHB2PERIPH_BASE_NS + 0xA0800UL) |
| |
|
#define | SAES_BASE_NS (AHB2PERIPH_BASE_NS + 0xA0C00UL) |
| |
|
#define | PKA_BASE_NS (AHB2PERIPH_BASE_NS + 0xA2000UL) |
| |
|
#define | PKA_RAM_BASE_NS (AHB2PERIPH_BASE_NS + 0xA2400UL) |
| |
| #define | OCTOSPIM_R_BASE_NS (AHB2PERIPH_BASE_NS + 0xA4000UL) |
| |
|
#define | OTFDEC1_BASE_NS (AHB2PERIPH_BASE_NS + 0xA5000UL) |
| |
|
#define | OTFDEC1_REGION1_BASE_NS (OTFDEC1_BASE_NS + 0x20UL) |
| |
|
#define | OTFDEC1_REGION2_BASE_NS (OTFDEC1_BASE_NS + 0x50UL) |
| |
|
#define | OTFDEC1_REGION3_BASE_NS (OTFDEC1_BASE_NS + 0x80UL) |
| |
|
#define | OTFDEC1_REGION4_BASE_NS (OTFDEC1_BASE_NS + 0xB0UL) |
| |
|
#define | OTFDEC2_BASE_NS (AHB2PERIPH_BASE_NS + 0xA5400UL) |
| |
|
#define | OTFDEC2_REGION1_BASE_NS (OTFDEC2_BASE_NS + 0x20UL) |
| |
|
#define | OTFDEC2_REGION2_BASE_NS (OTFDEC2_BASE_NS + 0x50UL) |
| |
|
#define | OTFDEC2_REGION3_BASE_NS (OTFDEC2_BASE_NS + 0x80UL) |
| |
|
#define | OTFDEC2_REGION4_BASE_NS (OTFDEC2_BASE_NS + 0xB0UL) |
| |
|
#define | SDMMC1_BASE_NS (AHB2PERIPH_BASE_NS + 0xA8000UL) |
| |
|
#define | SDMMC2_BASE_NS (AHB2PERIPH_BASE_NS + 0xA8C00UL) |
| |
|
#define | DLYB_SDMMC1_BASE_NS (AHB2PERIPH_BASE_NS + 0xA8400UL) |
| |
|
#define | DLYB_SDMMC2_BASE_NS (AHB2PERIPH_BASE_NS + 0xA8800UL) |
| |
|
#define | DLYB_OCTOSPI1_BASE_NS (AHB2PERIPH_BASE_NS + 0xAF000UL) |
| |
|
#define | DLYB_OCTOSPI2_BASE_NS (AHB2PERIPH_BASE_NS + 0xAF400UL) |
| |
| #define | FMC_R_BASE_NS (AHB2PERIPH_BASE_NS + 0xB0400UL) |
| |
|
#define | FMC_Bank1_R_BASE_NS (FMC_R_BASE_NS + 0x0000UL) |
| |
|
#define | FMC_Bank1E_R_BASE_NS (FMC_R_BASE_NS + 0x0104UL) |
| |
|
#define | FMC_Bank3_R_BASE_NS (FMC_R_BASE_NS + 0x0080UL) |
| |
| #define | OCTOSPI1_R_BASE_NS (AHB2PERIPH_BASE_NS + 0xB1400UL) |
| |
| #define | OCTOSPI2_R_BASE_NS (AHB2PERIPH_BASE_NS + 0xB2400UL) |
| |
| #define | HSPI1_R_BASE_NS (AHB2PERIPH_BASE_NS + 0xB3400UL) |
| |
|
#define | LPGPIO1_BASE_NS (AHB3PERIPH_BASE_NS) |
| |
|
#define | PWR_BASE_NS (AHB3PERIPH_BASE_NS + 0x0800UL) |
| |
|
#define | RCC_BASE_NS (AHB3PERIPH_BASE_NS + 0x0C00UL) |
| |
|
#define | ADC4_BASE_NS (AHB3PERIPH_BASE_NS + 0x1000UL) |
| |
|
#define | ADC4_COMMON_BASE_NS (AHB3PERIPH_BASE_NS + 0x1300UL) |
| |
|
#define | DAC1_BASE_NS (AHB3PERIPH_BASE_NS + 0x1800UL) |
| |
|
#define | EXTI_BASE_NS (AHB3PERIPH_BASE_NS + 0x2000UL) |
| |
|
#define | GTZC_TZSC2_BASE_NS (AHB3PERIPH_BASE_NS + 0x3000UL) |
| |
|
#define | GTZC_TZIC2_BASE_NS (AHB3PERIPH_BASE_NS + 0x3400UL) |
| |
|
#define | GTZC_MPCBB4_BASE_NS (AHB3PERIPH_BASE_NS + 0x3800UL) |
| |
|
#define | ADF1_BASE_NS (AHB3PERIPH_BASE_NS + 0x4000UL) |
| |
|
#define | ADF1_Filter0_BASE_NS (ADF1_BASE_NS + 0x80UL) |
| |
|
#define | LPDMA1_BASE_NS (AHB3PERIPH_BASE_NS + 0x5000UL) |
| |
|
#define | LPDMA1_Channel0_BASE_NS (LPDMA1_BASE_NS + 0x0050UL) |
| |
|
#define | LPDMA1_Channel1_BASE_NS (LPDMA1_BASE_NS + 0x00D0UL) |
| |
|
#define | LPDMA1_Channel2_BASE_NS (LPDMA1_BASE_NS + 0x0150UL) |
| |
|
#define | LPDMA1_Channel3_BASE_NS (LPDMA1_BASE_NS + 0x01D0UL) |
| |
|
#define | GFXMMU_VIRTUAL_BUFFERS_BASE_NS (0x24000000UL) |
| |
|
#define | GFXMMU_VIRTUAL_BUFFER0_BASE_NS (GFXMMU_VIRTUAL_BUFFERS_BASE_NS) |
| |
|
#define | GFXMMU_VIRTUAL_BUFFER1_BASE_NS (GFXMMU_VIRTUAL_BUFFERS_BASE_NS + 0x400000UL) |
| |
|
#define | GFXMMU_VIRTUAL_BUFFER2_BASE_NS (GFXMMU_VIRTUAL_BUFFERS_BASE_NS + 0x800000UL) |
| |
|
#define | GFXMMU_VIRTUAL_BUFFER3_BASE_NS (GFXMMU_VIRTUAL_BUFFERS_BASE_NS + 0xC00000UL) |
| |
| #define | FLASH_BASE_S (0x0C000000UL) |
| |
| #define | SRAM1_BASE_S (0x30000000UL) |
| |
| #define | SRAM2_BASE_S (0x300C0000UL) |
| |
| #define | SRAM3_BASE_S (0x300D0000UL) |
| |
| #define | SRAM4_BASE_S (0x38000000UL) |
| |
| #define | SRAM5_BASE_S (0x301A0000UL) |
| |
| #define | PERIPH_BASE_S (0x50000000UL) |
| |
| #define | SRAM6_BASE_S (0x30270000UL) |
| |
|
#define | APB1PERIPH_BASE_S PERIPH_BASE_S |
| |
|
#define | APB2PERIPH_BASE_S (PERIPH_BASE_S + 0x00010000UL) |
| |
|
#define | AHB1PERIPH_BASE_S (PERIPH_BASE_S + 0x00020000UL) |
| |
|
#define | AHB2PERIPH_BASE_S (PERIPH_BASE_S + 0x02020000UL) |
| |
|
#define | APB3PERIPH_BASE_S (PERIPH_BASE_S + 0x06000000UL) |
| |
| #define | AHB3PERIPH_BASE_S (PERIPH_BASE_S + 0x06020000UL) |
| |
|
#define | TIM2_BASE_S (APB1PERIPH_BASE_S + 0x0000UL) |
| |
|
#define | TIM3_BASE_S (APB1PERIPH_BASE_S + 0x0400UL) |
| |
|
#define | TIM4_BASE_S (APB1PERIPH_BASE_S + 0x0800UL) |
| |
|
#define | TIM5_BASE_S (APB1PERIPH_BASE_S + 0x0C00UL) |
| |
|
#define | TIM6_BASE_S (APB1PERIPH_BASE_S + 0x1000UL) |
| |
|
#define | TIM7_BASE_S (APB1PERIPH_BASE_S + 0x1400UL) |
| |
|
#define | WWDG_BASE_S (APB1PERIPH_BASE_S + 0x2C00UL) |
| |
|
#define | IWDG_BASE_S (APB1PERIPH_BASE_S + 0x3000UL) |
| |
|
#define | SPI2_BASE_S (APB1PERIPH_BASE_S + 0x3800UL) |
| |
|
#define | USART2_BASE_S (APB1PERIPH_BASE_S + 0x4400UL) |
| |
|
#define | USART3_BASE_S (APB1PERIPH_BASE_S + 0x4800UL) |
| |
|
#define | UART4_BASE_S (APB1PERIPH_BASE_S + 0x4C00UL) |
| |
|
#define | UART5_BASE_S (APB1PERIPH_BASE_S + 0x5000UL) |
| |
|
#define | I2C1_BASE_S (APB1PERIPH_BASE_S + 0x5400UL) |
| |
|
#define | I2C2_BASE_S (APB1PERIPH_BASE_S + 0x5800UL) |
| |
|
#define | USART6_BASE_S (APB1PERIPH_BASE_S + 0x6400UL) |
| |
|
#define | I2C4_BASE_S (APB1PERIPH_BASE_S + 0x8400UL) |
| |
|
#define | CRS_BASE_S (APB1PERIPH_BASE_S + 0x6000UL) |
| |
|
#define | LPTIM2_BASE_S (APB1PERIPH_BASE_S + 0x9400UL) |
| |
|
#define | I2C5_BASE_S (APB1PERIPH_BASE_S + 0x9800UL) |
| |
|
#define | I2C6_BASE_S (APB1PERIPH_BASE_S + 0x9C00UL) |
| |
|
#define | FDCAN1_BASE_S (APB1PERIPH_BASE_S + 0xA400UL) |
| |
|
#define | FDCAN_CONFIG_BASE_S (APB1PERIPH_BASE_S + 0xA500UL) |
| |
|
#define | SRAMCAN_BASE_S (APB1PERIPH_BASE_S + 0xAC00UL) |
| |
| #define | UCPD1_BASE_S (APB1PERIPH_BASE_S + 0xDC00UL) |
| |
|
#define | TIM1_BASE_S (APB2PERIPH_BASE_S + 0x2C00UL) |
| |
|
#define | SPI1_BASE_S (APB2PERIPH_BASE_S + 0x3000UL) |
| |
|
#define | TIM8_BASE_S (APB2PERIPH_BASE_S + 0x3400UL) |
| |
|
#define | USART1_BASE_S (APB2PERIPH_BASE_S + 0x3800UL) |
| |
|
#define | TIM15_BASE_S (APB2PERIPH_BASE_S + 0x4000UL) |
| |
|
#define | TIM16_BASE_S (APB2PERIPH_BASE_S + 0x4400UL) |
| |
|
#define | TIM17_BASE_S (APB2PERIPH_BASE_S + 0x4800UL) |
| |
|
#define | SAI1_BASE_S (APB2PERIPH_BASE_S + 0x5400UL) |
| |
|
#define | SAI1_Block_A_BASE_S (SAI1_BASE_S + 0x004UL) |
| |
|
#define | SAI1_Block_B_BASE_S (SAI1_BASE_S + 0x024UL) |
| |
|
#define | SAI2_BASE_S (APB2PERIPH_BASE_S + 0x5800UL) |
| |
|
#define | SAI2_Block_A_BASE_S (SAI2_BASE_S + 0x004UL) |
| |
|
#define | SAI2_Block_B_BASE_S (SAI2_BASE_S + 0x024UL) |
| |
|
#define | GFXTIM_BASE_S (APB2PERIPH_BASE_S + 0x6400UL) |
| |
|
#define | LTDC_BASE_S (APB2PERIPH_BASE_S + 0x6800UL) |
| |
|
#define | LTDC_Layer1_BASE_S (LTDC_BASE_S + 0x0084UL) |
| |
|
#define | LTDC_Layer2_BASE_S (LTDC_BASE_S + 0x0104UL) |
| |
|
#define | DSI_BASE_S (APB2PERIPH_BASE_S + 0x6C00UL) |
| |
|
#define | REFBIAS_BASE_S (DSI_BASE_S + 0x800UL) |
| |
| #define | DPHY_BASE_S (DSI_BASE_S + 0xC00UL) |
| |
|
#define | SYSCFG_BASE_S (APB3PERIPH_BASE_S + 0x0400UL) |
| |
|
#define | SPI3_BASE_S (APB3PERIPH_BASE_S + 0x2000UL) |
| |
|
#define | LPUART1_BASE_S (APB3PERIPH_BASE_S + 0x2400UL) |
| |
|
#define | I2C3_BASE_S (APB3PERIPH_BASE_S + 0x2800UL) |
| |
|
#define | LPTIM1_BASE_S (APB3PERIPH_BASE_S + 0x4400UL) |
| |
|
#define | LPTIM3_BASE_S (APB3PERIPH_BASE_S + 0x4800UL) |
| |
|
#define | LPTIM4_BASE_S (APB3PERIPH_BASE_S + 0x4C00UL) |
| |
|
#define | OPAMP_BASE_S (APB3PERIPH_BASE_S + 0x5000UL) |
| |
|
#define | OPAMP1_BASE_S (APB3PERIPH_BASE_S + 0x5000UL) |
| |
|
#define | OPAMP2_BASE_S (APB3PERIPH_BASE_S + 0x5010UL) |
| |
|
#define | COMP12_BASE_S (APB3PERIPH_BASE_S + 0x5400UL) |
| |
|
#define | COMP1_BASE_S (COMP12_BASE_S) |
| |
|
#define | COMP2_BASE_S (COMP12_BASE_S + 0x04UL) |
| |
|
#define | VREFBUF_BASE_S (APB3PERIPH_BASE_S + 0x7400UL) |
| |
|
#define | RTC_BASE_S (APB3PERIPH_BASE_S + 0x7800UL) |
| |
| #define | TAMP_BASE_S (APB3PERIPH_BASE_S + 0x7C00UL) |
| |
|
#define | GPDMA1_BASE_S (AHB1PERIPH_BASE_S) |
| |
|
#define | GPDMA1_Channel0_BASE_S (GPDMA1_BASE_S + 0x0050UL) |
| |
|
#define | GPDMA1_Channel1_BASE_S (GPDMA1_BASE_S + 0x00D0UL) |
| |
|
#define | GPDMA1_Channel2_BASE_S (GPDMA1_BASE_S + 0x0150UL) |
| |
|
#define | GPDMA1_Channel3_BASE_S (GPDMA1_BASE_S + 0x01D0UL) |
| |
|
#define | GPDMA1_Channel4_BASE_S (GPDMA1_BASE_S + 0x0250UL) |
| |
|
#define | GPDMA1_Channel5_BASE_S (GPDMA1_BASE_S + 0x02D0UL) |
| |
|
#define | GPDMA1_Channel6_BASE_S (GPDMA1_BASE_S + 0x0350UL) |
| |
|
#define | GPDMA1_Channel7_BASE_S (GPDMA1_BASE_S + 0x03D0UL) |
| |
|
#define | GPDMA1_Channel8_BASE_S (GPDMA1_BASE_S + 0x0450UL) |
| |
|
#define | GPDMA1_Channel9_BASE_S (GPDMA1_BASE_S + 0x04D0UL) |
| |
|
#define | GPDMA1_Channel10_BASE_S (GPDMA1_BASE_S + 0x0550UL) |
| |
|
#define | GPDMA1_Channel11_BASE_S (GPDMA1_BASE_S + 0x05D0UL) |
| |
|
#define | GPDMA1_Channel12_BASE_S (GPDMA1_BASE_S + 0x0650UL) |
| |
|
#define | GPDMA1_Channel13_BASE_S (GPDMA1_BASE_S + 0x06D0UL) |
| |
|
#define | GPDMA1_Channel14_BASE_S (GPDMA1_BASE_S + 0x0750UL) |
| |
|
#define | GPDMA1_Channel15_BASE_S (GPDMA1_BASE_S + 0x07D0UL) |
| |
|
#define | CORDIC_BASE_S (AHB1PERIPH_BASE_S + 0x01000UL) |
| |
|
#define | FMAC_BASE_S (AHB1PERIPH_BASE_S + 0x01400UL) |
| |
|
#define | FLASH_R_BASE_S (AHB1PERIPH_BASE_S + 0x02000UL) |
| |
|
#define | CRC_BASE_S (AHB1PERIPH_BASE_S + 0x03000UL) |
| |
|
#define | TSC_BASE_S (AHB1PERIPH_BASE_S + 0x04000UL) |
| |
|
#define | MDF1_BASE_S (AHB1PERIPH_BASE_S + 0x05000UL) |
| |
|
#define | MDF1_Filter0_BASE_S (MDF1_BASE_S + 0x80UL) |
| |
|
#define | MDF1_Filter1_BASE_S (MDF1_BASE_S + 0x100UL) |
| |
|
#define | MDF1_Filter2_BASE_S (MDF1_BASE_S + 0x180UL) |
| |
|
#define | MDF1_Filter3_BASE_S (MDF1_BASE_S + 0x200UL) |
| |
|
#define | MDF1_Filter4_BASE_S (MDF1_BASE_S + 0x280UL) |
| |
|
#define | MDF1_Filter5_BASE_S (MDF1_BASE_S + 0x300UL) |
| |
|
#define | RAMCFG_BASE_S (AHB1PERIPH_BASE_S + 0x06000UL) |
| |
|
#define | RAMCFG_SRAM1_BASE_S (RAMCFG_BASE_S) |
| |
|
#define | RAMCFG_SRAM2_BASE_S (RAMCFG_BASE_S + 0x0040UL) |
| |
|
#define | RAMCFG_SRAM3_BASE_S (RAMCFG_BASE_S + 0x0080UL) |
| |
|
#define | RAMCFG_SRAM4_BASE_S (RAMCFG_BASE_S + 0x00C0UL) |
| |
|
#define | RAMCFG_BKPRAM_BASE_S (RAMCFG_BASE_S + 0x0100UL) |
| |
|
#define | RAMCFG_SRAM5_BASE_S (RAMCFG_BASE_S + 0x0140UL) |
| |
|
#define | RAMCFG_SRAM6_BASE_S (RAMCFG_BASE_S + 0x0180UL) |
| |
|
#define | JPEG_BASE_S (AHB1PERIPH_BASE_S + 0x0A00UL) |
| |
|
#define | DMA2D_BASE_S (AHB1PERIPH_BASE_S + 0x0B000UL) |
| |
|
#define | GFXMMU_BASE_S (AHB1PERIPH_BASE_S + 0x0C000UL) |
| |
|
#define | GPU2D_BASE_S (AHB1PERIPH_BASE_S + 0x0F000UL) |
| |
|
#define | ICACHE_BASE_S (AHB1PERIPH_BASE_S + 0x10400UL) |
| |
|
#define | DCACHE1_BASE_S (AHB1PERIPH_BASE_S + 0x11400UL) |
| |
|
#define | DCACHE2_BASE_S (AHB1PERIPH_BASE_S + 0x11800UL) |
| |
|
#define | GTZC_TZSC1_BASE_S (AHB1PERIPH_BASE_S + 0x12400UL) |
| |
|
#define | GTZC_TZIC1_BASE_S (AHB1PERIPH_BASE_S + 0x12800UL) |
| |
|
#define | GTZC_MPCBB1_BASE_S (AHB1PERIPH_BASE_S + 0x12C00UL) |
| |
|
#define | GTZC_MPCBB2_BASE_S (AHB1PERIPH_BASE_S + 0x13000UL) |
| |
|
#define | GTZC_MPCBB3_BASE_S (AHB1PERIPH_BASE_S + 0x13400UL) |
| |
|
#define | GTZC_MPCBB5_BASE_S (AHB1PERIPH_BASE_S + 0x13800UL) |
| |
|
#define | GTZC_MPCBB6_BASE_S (AHB1PERIPH_BASE_S + 0x13C00UL) |
| |
| #define | BKPSRAM_BASE_S (AHB1PERIPH_BASE_S + 0x16400UL) |
| |
|
#define | GPIOA_BASE_S (AHB2PERIPH_BASE_S + 0x00000UL) |
| |
|
#define | GPIOB_BASE_S (AHB2PERIPH_BASE_S + 0x00400UL) |
| |
|
#define | GPIOC_BASE_S (AHB2PERIPH_BASE_S + 0x00800UL) |
| |
|
#define | GPIOD_BASE_S (AHB2PERIPH_BASE_S + 0x00C00UL) |
| |
|
#define | GPIOE_BASE_S (AHB2PERIPH_BASE_S + 0x01000UL) |
| |
|
#define | GPIOF_BASE_S (AHB2PERIPH_BASE_S + 0x01400UL) |
| |
|
#define | GPIOG_BASE_S (AHB2PERIPH_BASE_S + 0x01800UL) |
| |
|
#define | GPIOH_BASE_S (AHB2PERIPH_BASE_S + 0x01C00UL) |
| |
|
#define | GPIOI_BASE_S (AHB2PERIPH_BASE_S + 0x02000UL) |
| |
|
#define | GPIOJ_BASE_S (AHB2PERIPH_BASE_S + 0x02400UL) |
| |
|
#define | ADC1_BASE_S (AHB2PERIPH_BASE_S + 0x08000UL) |
| |
|
#define | ADC2_BASE_S (AHB2PERIPH_BASE_S + 0x08100UL) |
| |
|
#define | ADC12_COMMON_BASE_S (AHB2PERIPH_BASE_S + 0x08300UL) |
| |
|
#define | DCMI_BASE_S (AHB2PERIPH_BASE_S + 0x0C000UL) |
| |
|
#define | PSSI_BASE_S (AHB2PERIPH_BASE_S + 0x0C400UL) |
| |
|
#define | USB_OTG_HS_BASE_S (AHB2PERIPH_BASE_S + 0x20000UL) |
| |
|
#define | AES_BASE_S (AHB2PERIPH_BASE_S + 0xA0000UL) |
| |
|
#define | HASH_BASE_S (AHB2PERIPH_BASE_S + 0xA0400UL) |
| |
|
#define | HASH_DIGEST_BASE_S (AHB2PERIPH_BASE_S + 0xA0710UL) |
| |
|
#define | RNG_BASE_S (AHB2PERIPH_BASE_S + 0xA0800UL) |
| |
|
#define | SAES_BASE_S (AHB2PERIPH_BASE_S + 0xA0C00UL) |
| |
|
#define | PKA_BASE_S (AHB2PERIPH_BASE_S + 0xA2000UL) |
| |
|
#define | PKA_RAM_BASE_S (AHB2PERIPH_BASE_S + 0xA2400UL) |
| |
|
#define | OTFDEC1_BASE_S (AHB2PERIPH_BASE_S + 0xA5000UL) |
| |
|
#define | OTFDEC1_REGION1_BASE_S (OTFDEC1_BASE_S + 0x20UL) |
| |
|
#define | OTFDEC1_REGION2_BASE_S (OTFDEC1_BASE_S + 0x50UL) |
| |
|
#define | OTFDEC1_REGION3_BASE_S (OTFDEC1_BASE_S + 0x80UL) |
| |
|
#define | OTFDEC1_REGION4_BASE_S (OTFDEC1_BASE_S + 0xB0UL) |
| |
|
#define | OTFDEC2_BASE_S (AHB2PERIPH_BASE_S + 0xA5400UL) |
| |
|
#define | OTFDEC2_REGION1_BASE_S (OTFDEC2_BASE_S + 0x20UL) |
| |
|
#define | OTFDEC2_REGION2_BASE_S (OTFDEC2_BASE_S + 0x50UL) |
| |
|
#define | OTFDEC2_REGION3_BASE_S (OTFDEC2_BASE_S + 0x80UL) |
| |
|
#define | OTFDEC2_REGION4_BASE_S (OTFDEC2_BASE_S + 0xB0UL) |
| |
| #define | OCTOSPIM_R_BASE_S (AHB2PERIPH_BASE_S + 0xA4000UL) |
| |
|
#define | SDMMC1_BASE_S (AHB2PERIPH_BASE_S + 0xA8000UL) |
| |
|
#define | SDMMC2_BASE_S (AHB2PERIPH_BASE_S + 0xA8C00UL) |
| |
|
#define | DLYB_SDMMC1_BASE_S (AHB2PERIPH_BASE_S + 0xA8400UL) |
| |
|
#define | DLYB_SDMMC2_BASE_S (AHB2PERIPH_BASE_S + 0xA8800UL) |
| |
|
#define | DLYB_OCTOSPI1_BASE_S (AHB2PERIPH_BASE_S + 0xAF000UL) |
| |
|
#define | DLYB_OCTOSPI2_BASE_S (AHB2PERIPH_BASE_S + 0xAF400UL) |
| |
| #define | FMC_R_BASE_S (AHB2PERIPH_BASE_S + 0xB0400UL) |
| |
|
#define | HSPI1_R_BASE_S (AHB2PERIPH_BASE_S + 0xB3400UL) |
| |
|
#define | FMC_Bank1_R_BASE_S (FMC_R_BASE_S + 0x0000UL) |
| |
|
#define | FMC_Bank1E_R_BASE_S (FMC_R_BASE_S + 0x0104UL) |
| |
|
#define | FMC_Bank3_R_BASE_S (FMC_R_BASE_S + 0x0080UL) |
| |
| #define | OCTOSPI1_R_BASE_S (AHB2PERIPH_BASE_S + 0xB1400UL) |
| |
| #define | OCTOSPI2_R_BASE_S (AHB2PERIPH_BASE_S + 0xB2400UL) |
| |
|
#define | LPGPIO1_BASE_S (AHB3PERIPH_BASE_S) |
| |
|
#define | PWR_BASE_S (AHB3PERIPH_BASE_S + 0x0800UL) |
| |
|
#define | RCC_BASE_S (AHB3PERIPH_BASE_S + 0x0C00UL) |
| |
|
#define | ADC4_BASE_S (AHB3PERIPH_BASE_S + 0x1000UL) |
| |
|
#define | ADC4_COMMON_BASE_S (AHB3PERIPH_BASE_S + 0x1300UL) |
| |
|
#define | DAC1_BASE_S (AHB3PERIPH_BASE_S + 0x1800UL) |
| |
|
#define | EXTI_BASE_S (AHB3PERIPH_BASE_S + 0x2000UL) |
| |
|
#define | GTZC_TZSC2_BASE_S (AHB3PERIPH_BASE_S + 0x3000UL) |
| |
|
#define | GTZC_TZIC2_BASE_S (AHB3PERIPH_BASE_S + 0x3400UL) |
| |
|
#define | GTZC_MPCBB4_BASE_S (AHB3PERIPH_BASE_S + 0x3800UL) |
| |
|
#define | ADF1_BASE_S (AHB3PERIPH_BASE_S + 0x4000UL) |
| |
|
#define | ADF1_Filter0_BASE_S (ADF1_BASE_S + 0x80UL) |
| |
|
#define | LPDMA1_BASE_S (AHB3PERIPH_BASE_S + 0x5000UL) |
| |
|
#define | LPDMA1_Channel0_BASE_S (LPDMA1_BASE_S + 0x0050UL) |
| |
|
#define | LPDMA1_Channel1_BASE_S (LPDMA1_BASE_S + 0x00D0UL) |
| |
|
#define | LPDMA1_Channel2_BASE_S (LPDMA1_BASE_S + 0x0150UL) |
| |
|
#define | LPDMA1_Channel3_BASE_S (LPDMA1_BASE_S + 0x01D0UL) |
| |
|
#define | GFXMMU_VIRTUAL_BUFFERS_BASE_S (0x34000000UL) |
| |
|
#define | GFXMMU_VIRTUAL_BUFFER0_BASE_S (GFXMMU_VIRTUAL_BUFFERS_BASE_S) |
| |
|
#define | GFXMMU_VIRTUAL_BUFFER1_BASE_S (GFXMMU_VIRTUAL_BUFFERS_BASE_S + 0x400000UL) |
| |
|
#define | GFXMMU_VIRTUAL_BUFFER2_BASE_S (GFXMMU_VIRTUAL_BUFFERS_BASE_S + 0x800000UL) |
| |
|
#define | GFXMMU_VIRTUAL_BUFFER3_BASE_S (GFXMMU_VIRTUAL_BUFFERS_BASE_S + 0xC00000UL) |
| |
|
#define | DBGMCU_BASE (0xE0044000UL) |
| |
| #define | PACKAGE_BASE (0x0BFA0500UL) |
| |
| #define | UID_BASE (0x0BFA0700UL) |
| |
| #define | FLASHSIZE_BASE (0x0BFA07A0UL) |
| |
| #define | FLASH_OTP_BASE (0x0BFA0000UL) |
| |
| #define | FLASH_OTP_SIZE (0x200U) |
| |
|
#define | USB_OTG_GLOBAL_BASE (0x0000UL) |
| |
|
#define | USB_OTG_DEVICE_BASE (0x0800UL) |
| |
|
#define | USB_OTG_IN_ENDPOINT_BASE (0x0900UL) |
| |
|
#define | USB_OTG_OUT_ENDPOINT_BASE (0x0B00UL) |
| |
|
#define | USB_OTG_EP_REG_SIZE (0x0020UL) |
| |
|
#define | USB_OTG_HOST_BASE (0x0400UL) |
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#define | USB_OTG_HOST_PORT_BASE (0x0440UL) |
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#define | USB_OTG_HOST_CHANNEL_BASE (0x0500UL) |
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#define | USB_OTG_HOST_CHANNEL_SIZE (0x0020UL) |
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#define | USB_OTG_PCGCCTL_BASE (0x0E00UL) |
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#define | USB_OTG_FIFO_BASE (0x1000UL) |
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| #define | USB_OTG_FIFO_SIZE (0x1000UL) |
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#define | RSSLIB_SYS_FLASH_NS_PFUNC_START (0x0BF99E40UL) |
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#define | RSSLIB_SYS_FLASH_NS_PFUNC_END (0x0BF99EFFUL) |
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#define | RSSLIB_ERROR (0xF5F5F5F5UL) |
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| #define | RSSLIB_SUCCESS (0xEAEAEAEAUL) |
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#define | RSSLIB_PFUNC_BASE RSSLIB_SYS_FLASH_NS_PFUNC_START |
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| #define | RSSLIB_PFUNC ((RSSLIB_pFunc_TypeDef *)RSSLIB_PFUNC_BASE) |
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#define | RSSLIB_HDP_AREA_Pos (0U) |
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#define | RSSLIB_HDP_AREA_Msk (0x3UL << RSSLIB_HDP_AREA_Pos ) |
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#define | RSSLIB_HDP_AREA1_Pos (0U) |
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#define | RSSLIB_HDP_AREA1_Msk (0x1UL << RSSLIB_HDP_AREA1_Pos ) |
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#define | RSSLIB_HDP_AREA2_Pos (1U) |
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#define | RSSLIB_HDP_AREA2_Msk (0x1UL << RSSLIB_HDP_AREA2_Pos ) |
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1.9.6