RTEMS 6.3
Loading...
Searching...
No Matches
Macros
DCIC Register Masks
Mapping Information » Iomuxc_pads » Device Peripheral Access Layer » DCIC Peripheral Access Layer

Macros

#define DCIC_DCICRC_COUNT   (16U)
#define DCIC_DCICRS_COUNT   (16U)
#define DCIC_DCICRRS_COUNT   (16U)
#define DCIC_DCICRCS_COUNT   (16U)
#define DCIC_DCICRC_COUNT   (16U)
#define DCIC_DCICRS_COUNT   (16U)
#define DCIC_DCICRRS_COUNT   (16U)
#define DCIC_DCICRCS_COUNT   (16U)

DCICC - DCIC Control Register

#define DCIC_DCICC_IC_EN_MASK   (0x1U)
#define DCIC_DCICC_IC_EN_SHIFT   (0U)
#define DCIC_DCICC_IC_EN(x)
#define DCIC_DCICC_DE_POL_MASK   (0x10U)
#define DCIC_DCICC_DE_POL_SHIFT   (4U)
#define DCIC_DCICC_DE_POL(x)
#define DCIC_DCICC_HSYNC_POL_MASK   (0x20U)
#define DCIC_DCICC_HSYNC_POL_SHIFT   (5U)
#define DCIC_DCICC_HSYNC_POL(x)
#define DCIC_DCICC_VSYNC_POL_MASK   (0x40U)
#define DCIC_DCICC_VSYNC_POL_SHIFT   (6U)
#define DCIC_DCICC_VSYNC_POL(x)
#define DCIC_DCICC_CLK_POL_MASK   (0x80U)
#define DCIC_DCICC_CLK_POL_SHIFT   (7U)
#define DCIC_DCICC_CLK_POL(x)
#define DCIC_DCICC_IC_EN_MASK   (0x1U)
#define DCIC_DCICC_IC_EN_SHIFT   (0U)
#define DCIC_DCICC_IC_EN(x)
#define DCIC_DCICC_DE_POL_MASK   (0x10U)
#define DCIC_DCICC_DE_POL_SHIFT   (4U)
#define DCIC_DCICC_DE_POL(x)
#define DCIC_DCICC_HSYNC_POL_MASK   (0x20U)
#define DCIC_DCICC_HSYNC_POL_SHIFT   (5U)
#define DCIC_DCICC_HSYNC_POL(x)
#define DCIC_DCICC_VSYNC_POL_MASK   (0x40U)
#define DCIC_DCICC_VSYNC_POL_SHIFT   (6U)
#define DCIC_DCICC_VSYNC_POL(x)
#define DCIC_DCICC_CLK_POL_MASK   (0x80U)
#define DCIC_DCICC_CLK_POL_SHIFT   (7U)
#define DCIC_DCICC_CLK_POL(x)

DCICIC - DCIC Interrupt Control Register

#define DCIC_DCICIC_EI_MASK_MASK   (0x1U)
#define DCIC_DCICIC_EI_MASK_SHIFT   (0U)
#define DCIC_DCICIC_EI_MASK(x)
#define DCIC_DCICIC_FI_MASK_MASK   (0x2U)
#define DCIC_DCICIC_FI_MASK_SHIFT   (1U)
#define DCIC_DCICIC_FI_MASK(x)
#define DCIC_DCICIC_FREEZE_MASK_MASK   (0x8U)
#define DCIC_DCICIC_FREEZE_MASK_SHIFT   (3U)
#define DCIC_DCICIC_FREEZE_MASK(x)
#define DCIC_DCICIC_EXT_SIG_EN_MASK   (0x10000U)
#define DCIC_DCICIC_EXT_SIG_EN_SHIFT   (16U)
#define DCIC_DCICIC_EXT_SIG_EN(x)
#define DCIC_DCICIC_EI_MASK_MASK   (0x1U)
#define DCIC_DCICIC_EI_MASK_SHIFT   (0U)
#define DCIC_DCICIC_EI_MASK(x)
#define DCIC_DCICIC_FI_MASK_MASK   (0x2U)
#define DCIC_DCICIC_FI_MASK_SHIFT   (1U)
#define DCIC_DCICIC_FI_MASK(x)
#define DCIC_DCICIC_FREEZE_MASK_MASK   (0x8U)
#define DCIC_DCICIC_FREEZE_MASK_SHIFT   (3U)
#define DCIC_DCICIC_FREEZE_MASK(x)
#define DCIC_DCICIC_EXT_SIG_EN_MASK   (0x10000U)
#define DCIC_DCICIC_EXT_SIG_EN_SHIFT   (16U)
#define DCIC_DCICIC_EXT_SIG_EN(x)

DCICS - DCIC Status Register

#define DCIC_DCICS_ROI_MATCH_STAT_MASK   (0xFFFFU)
#define DCIC_DCICS_ROI_MATCH_STAT_SHIFT   (0U)
#define DCIC_DCICS_ROI_MATCH_STAT(x)
#define DCIC_DCICS_EI_STAT_MASK   (0x10000U)
#define DCIC_DCICS_EI_STAT_SHIFT   (16U)
#define DCIC_DCICS_EI_STAT(x)
#define DCIC_DCICS_FI_STAT_MASK   (0x20000U)
#define DCIC_DCICS_FI_STAT_SHIFT   (17U)
#define DCIC_DCICS_FI_STAT(x)
#define DCIC_DCICS_ROI_MATCH_STAT_MASK   (0xFFFFU)
#define DCIC_DCICS_ROI_MATCH_STAT_SHIFT   (0U)
#define DCIC_DCICS_ROI_MATCH_STAT(x)
#define DCIC_DCICS_EI_STAT_MASK   (0x10000U)
#define DCIC_DCICS_EI_STAT_SHIFT   (16U)
#define DCIC_DCICS_EI_STAT(x)
#define DCIC_DCICS_FI_STAT_MASK   (0x20000U)
#define DCIC_DCICS_FI_STAT_SHIFT   (17U)
#define DCIC_DCICS_FI_STAT(x)

DCICRC - DCIC ROI Config Register

#define DCIC_DCICRC_START_OFFSET_X_MASK   (0x1FFFU)
#define DCIC_DCICRC_START_OFFSET_X_SHIFT   (0U)
#define DCIC_DCICRC_START_OFFSET_X(x)
#define DCIC_DCICRC_START_OFFSET_Y_MASK   (0xFFF0000U)
#define DCIC_DCICRC_START_OFFSET_Y_SHIFT   (16U)
#define DCIC_DCICRC_START_OFFSET_Y(x)
#define DCIC_DCICRC_ROI_FREEZE_MASK   (0x40000000U)
#define DCIC_DCICRC_ROI_FREEZE_SHIFT   (30U)
#define DCIC_DCICRC_ROI_FREEZE(x)
#define DCIC_DCICRC_ROI_EN_MASK   (0x80000000U)
#define DCIC_DCICRC_ROI_EN_SHIFT   (31U)
#define DCIC_DCICRC_ROI_EN(x)
#define DCIC_DCICRC_START_OFFSET_X_MASK   (0x1FFFU)
#define DCIC_DCICRC_START_OFFSET_X_SHIFT   (0U)
#define DCIC_DCICRC_START_OFFSET_X(x)
#define DCIC_DCICRC_START_OFFSET_Y_MASK   (0xFFF0000U)
#define DCIC_DCICRC_START_OFFSET_Y_SHIFT   (16U)
#define DCIC_DCICRC_START_OFFSET_Y(x)
#define DCIC_DCICRC_ROI_FREEZE_MASK   (0x40000000U)
#define DCIC_DCICRC_ROI_FREEZE_SHIFT   (30U)
#define DCIC_DCICRC_ROI_FREEZE(x)
#define DCIC_DCICRC_ROI_EN_MASK   (0x80000000U)
#define DCIC_DCICRC_ROI_EN_SHIFT   (31U)
#define DCIC_DCICRC_ROI_EN(x)

DCICRS - DCIC ROI Size Register

#define DCIC_DCICRS_END_OFFSET_X_MASK   (0x1FFFU)
#define DCIC_DCICRS_END_OFFSET_X_SHIFT   (0U)
#define DCIC_DCICRS_END_OFFSET_X(x)
#define DCIC_DCICRS_END_OFFSET_Y_MASK   (0xFFF0000U)
#define DCIC_DCICRS_END_OFFSET_Y_SHIFT   (16U)
#define DCIC_DCICRS_END_OFFSET_Y(x)
#define DCIC_DCICRS_END_OFFSET_X_MASK   (0x1FFFU)
#define DCIC_DCICRS_END_OFFSET_X_SHIFT   (0U)
#define DCIC_DCICRS_END_OFFSET_X(x)
#define DCIC_DCICRS_END_OFFSET_Y_MASK   (0xFFF0000U)
#define DCIC_DCICRS_END_OFFSET_Y_SHIFT   (16U)
#define DCIC_DCICRS_END_OFFSET_Y(x)

DCICRRS - DCIC ROI Reference Signature Register

#define DCIC_DCICRRS_REFERENCE_SIGNATURE_MASK   (0xFFFFFFFFU)
#define DCIC_DCICRRS_REFERENCE_SIGNATURE_SHIFT   (0U)
#define DCIC_DCICRRS_REFERENCE_SIGNATURE(x)
#define DCIC_DCICRRS_REFERENCE_SIGNATURE_MASK   (0xFFFFFFFFU)
#define DCIC_DCICRRS_REFERENCE_SIGNATURE_SHIFT   (0U)
#define DCIC_DCICRRS_REFERENCE_SIGNATURE(x)

DCICRCS - DCIC ROI Calculated Signature Register

#define DCIC_DCICRCS_CALCULATED_SIGNATURE_MASK   (0xFFFFFFFFU)
#define DCIC_DCICRCS_CALCULATED_SIGNATURE_SHIFT   (0U)
#define DCIC_DCICRCS_CALCULATED_SIGNATURE(x)
#define DCIC_DCICRCS_CALCULATED_SIGNATURE_MASK   (0xFFFFFFFFU)
#define DCIC_DCICRCS_CALCULATED_SIGNATURE_SHIFT   (0U)
#define DCIC_DCICRCS_CALCULATED_SIGNATURE(x)

Detailed Description

Macro Definition Documentation

◆ DCIC_DCICC_CLK_POL [1/2]

#define DCIC_DCICC_CLK_POL ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICC_CLK_POL_SHIFT)) & DCIC_DCICC_CLK_POL_MASK)

CLK_POL 0b0..Not inverted (default). 0b1..Inverted.

◆ DCIC_DCICC_CLK_POL [2/2]

#define DCIC_DCICC_CLK_POL ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICC_CLK_POL_SHIFT)) & DCIC_DCICC_CLK_POL_MASK)

CLK_POL 0b0..Not inverted (default). 0b1..Inverted.

◆ DCIC_DCICC_DE_POL [1/2]

#define DCIC_DCICC_DE_POL ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICC_DE_POL_SHIFT)) & DCIC_DCICC_DE_POL_MASK)

DE_POL 0b0..Active High. 0b1..Active Low.

◆ DCIC_DCICC_DE_POL [2/2]

#define DCIC_DCICC_DE_POL ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICC_DE_POL_SHIFT)) & DCIC_DCICC_DE_POL_MASK)

DE_POL 0b0..Active High. 0b1..Active Low.

◆ DCIC_DCICC_HSYNC_POL [1/2]

#define DCIC_DCICC_HSYNC_POL ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICC_HSYNC_POL_SHIFT)) & DCIC_DCICC_HSYNC_POL_MASK)

HSYNC_POL 0b0..Active High. 0b1..Active Low.

◆ DCIC_DCICC_HSYNC_POL [2/2]

#define DCIC_DCICC_HSYNC_POL ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICC_HSYNC_POL_SHIFT)) & DCIC_DCICC_HSYNC_POL_MASK)

HSYNC_POL 0b0..Active High. 0b1..Active Low.

◆ DCIC_DCICC_IC_EN [1/2]

#define DCIC_DCICC_IC_EN ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICC_IC_EN_SHIFT)) & DCIC_DCICC_IC_EN_MASK)

IC_EN 0b0..Disabled 0b1..Enabled

◆ DCIC_DCICC_IC_EN [2/2]

#define DCIC_DCICC_IC_EN ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICC_IC_EN_SHIFT)) & DCIC_DCICC_IC_EN_MASK)

IC_EN 0b0..Disabled 0b1..Enabled

◆ DCIC_DCICC_VSYNC_POL [1/2]

#define DCIC_DCICC_VSYNC_POL ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICC_VSYNC_POL_SHIFT)) & DCIC_DCICC_VSYNC_POL_MASK)

VSYNC_POL 0b0..Active High. 0b1..Active Low.

◆ DCIC_DCICC_VSYNC_POL [2/2]

#define DCIC_DCICC_VSYNC_POL ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICC_VSYNC_POL_SHIFT)) & DCIC_DCICC_VSYNC_POL_MASK)

VSYNC_POL 0b0..Active High. 0b1..Active Low.

◆ DCIC_DCICIC_EI_MASK [1/2]

#define DCIC_DCICIC_EI_MASK ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICIC_EI_MASK_SHIFT)) & DCIC_DCICIC_EI_MASK_MASK)

EI_MASK 0b0..Mask disabled - Interrupt assertion enabled 0b1..Mask enabled - Interrupt assertion disabled

◆ DCIC_DCICIC_EI_MASK [2/2]

#define DCIC_DCICIC_EI_MASK ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICIC_EI_MASK_SHIFT)) & DCIC_DCICIC_EI_MASK_MASK)

EI_MASK 0b0..Mask disabled - Interrupt assertion enabled 0b1..Mask enabled - Interrupt assertion disabled

◆ DCIC_DCICIC_EXT_SIG_EN [1/2]

#define DCIC_DCICIC_EXT_SIG_EN ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICIC_EXT_SIG_EN_SHIFT)) & DCIC_DCICIC_EXT_SIG_EN_MASK)

EXT_SIG_EN 0b0..Disabled 0b1..Enabled

◆ DCIC_DCICIC_EXT_SIG_EN [2/2]

#define DCIC_DCICIC_EXT_SIG_EN ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICIC_EXT_SIG_EN_SHIFT)) & DCIC_DCICIC_EXT_SIG_EN_MASK)

EXT_SIG_EN 0b0..Disabled 0b1..Enabled

◆ DCIC_DCICIC_FI_MASK [1/2]

#define DCIC_DCICIC_FI_MASK ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICIC_FI_MASK_SHIFT)) & DCIC_DCICIC_FI_MASK_MASK)

FI_MASK 0b0..Mask disabled - Interrupt assertion enabled 0b1..Mask enabled - Interrupt assertion disabled

◆ DCIC_DCICIC_FI_MASK [2/2]

#define DCIC_DCICIC_FI_MASK ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICIC_FI_MASK_SHIFT)) & DCIC_DCICIC_FI_MASK_MASK)

FI_MASK 0b0..Mask disabled - Interrupt assertion enabled 0b1..Mask enabled - Interrupt assertion disabled

◆ DCIC_DCICIC_FREEZE_MASK [1/2]

#define DCIC_DCICIC_FREEZE_MASK ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICIC_FREEZE_MASK_SHIFT)) & DCIC_DCICIC_FREEZE_MASK_MASK)

FREEZE_MASK 0b0..Masks change allowed 0b1..Masks are frozen

◆ DCIC_DCICIC_FREEZE_MASK [2/2]

#define DCIC_DCICIC_FREEZE_MASK ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICIC_FREEZE_MASK_SHIFT)) & DCIC_DCICIC_FREEZE_MASK_MASK)

FREEZE_MASK 0b0..Masks change allowed 0b1..Masks are frozen

◆ DCIC_DCICRC_ROI_EN [1/2]

#define DCIC_DCICRC_ROI_EN ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRC_ROI_EN_SHIFT)) & DCIC_DCICRC_ROI_EN_MASK)

ROI_EN 0b0..Disabled 0b1..Enabled

◆ DCIC_DCICRC_ROI_EN [2/2]

#define DCIC_DCICRC_ROI_EN ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRC_ROI_EN_SHIFT)) & DCIC_DCICRC_ROI_EN_MASK)

ROI_EN 0b0..Disabled 0b1..Enabled

◆ DCIC_DCICRC_ROI_FREEZE [1/2]

#define DCIC_DCICRC_ROI_FREEZE ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRC_ROI_FREEZE_SHIFT)) & DCIC_DCICRC_ROI_FREEZE_MASK)

ROI_FREEZE 0b0..ROI configuration can be changed 0b1..ROI configuration is frozen

◆ DCIC_DCICRC_ROI_FREEZE [2/2]

#define DCIC_DCICRC_ROI_FREEZE ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRC_ROI_FREEZE_SHIFT)) & DCIC_DCICRC_ROI_FREEZE_MASK)

ROI_FREEZE 0b0..ROI configuration can be changed 0b1..ROI configuration is frozen

◆ DCIC_DCICRC_START_OFFSET_X [1/2]

#define DCIC_DCICRC_START_OFFSET_X ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRC_START_OFFSET_X_SHIFT)) & DCIC_DCICRC_START_OFFSET_X_MASK)

◆ DCIC_DCICRC_START_OFFSET_X [2/2]

#define DCIC_DCICRC_START_OFFSET_X ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRC_START_OFFSET_X_SHIFT)) & DCIC_DCICRC_START_OFFSET_X_MASK)

◆ DCIC_DCICRC_START_OFFSET_Y [1/2]

#define DCIC_DCICRC_START_OFFSET_Y ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRC_START_OFFSET_Y_SHIFT)) & DCIC_DCICRC_START_OFFSET_Y_MASK)

◆ DCIC_DCICRC_START_OFFSET_Y [2/2]

#define DCIC_DCICRC_START_OFFSET_Y ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRC_START_OFFSET_Y_SHIFT)) & DCIC_DCICRC_START_OFFSET_Y_MASK)

◆ DCIC_DCICRCS_CALCULATED_SIGNATURE [1/2]

#define DCIC_DCICRCS_CALCULATED_SIGNATURE ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRCS_CALCULATED_SIGNATURE_SHIFT)) & DCIC_DCICRCS_CALCULATED_SIGNATURE_MASK)

◆ DCIC_DCICRCS_CALCULATED_SIGNATURE [2/2]

#define DCIC_DCICRCS_CALCULATED_SIGNATURE ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRCS_CALCULATED_SIGNATURE_SHIFT)) & DCIC_DCICRCS_CALCULATED_SIGNATURE_MASK)

◆ DCIC_DCICRRS_REFERENCE_SIGNATURE [1/2]

#define DCIC_DCICRRS_REFERENCE_SIGNATURE ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRRS_REFERENCE_SIGNATURE_SHIFT)) & DCIC_DCICRRS_REFERENCE_SIGNATURE_MASK)

◆ DCIC_DCICRRS_REFERENCE_SIGNATURE [2/2]

#define DCIC_DCICRRS_REFERENCE_SIGNATURE ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRRS_REFERENCE_SIGNATURE_SHIFT)) & DCIC_DCICRRS_REFERENCE_SIGNATURE_MASK)

◆ DCIC_DCICRS_END_OFFSET_X [1/2]

#define DCIC_DCICRS_END_OFFSET_X ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRS_END_OFFSET_X_SHIFT)) & DCIC_DCICRS_END_OFFSET_X_MASK)

◆ DCIC_DCICRS_END_OFFSET_X [2/2]

#define DCIC_DCICRS_END_OFFSET_X ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRS_END_OFFSET_X_SHIFT)) & DCIC_DCICRS_END_OFFSET_X_MASK)

◆ DCIC_DCICRS_END_OFFSET_Y [1/2]

#define DCIC_DCICRS_END_OFFSET_Y ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRS_END_OFFSET_Y_SHIFT)) & DCIC_DCICRS_END_OFFSET_Y_MASK)

◆ DCIC_DCICRS_END_OFFSET_Y [2/2]

#define DCIC_DCICRS_END_OFFSET_Y ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICRS_END_OFFSET_Y_SHIFT)) & DCIC_DCICRS_END_OFFSET_Y_MASK)

◆ DCIC_DCICS_EI_STAT [1/2]

#define DCIC_DCICS_EI_STAT ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICS_EI_STAT_SHIFT)) & DCIC_DCICS_EI_STAT_MASK)

EI_STAT 0b0..No pending Interrupt 0b1..Pending Interrupt

◆ DCIC_DCICS_EI_STAT [2/2]

#define DCIC_DCICS_EI_STAT ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICS_EI_STAT_SHIFT)) & DCIC_DCICS_EI_STAT_MASK)

EI_STAT 0b0..No pending Interrupt 0b1..Pending Interrupt

◆ DCIC_DCICS_FI_STAT [1/2]

#define DCIC_DCICS_FI_STAT ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICS_FI_STAT_SHIFT)) & DCIC_DCICS_FI_STAT_MASK)

FI_STAT 0b0..No pending Interrupt 0b1..Pending Interrupt

◆ DCIC_DCICS_FI_STAT [2/2]

#define DCIC_DCICS_FI_STAT ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICS_FI_STAT_SHIFT)) & DCIC_DCICS_FI_STAT_MASK)

FI_STAT 0b0..No pending Interrupt 0b1..Pending Interrupt

◆ DCIC_DCICS_ROI_MATCH_STAT [1/2]

#define DCIC_DCICS_ROI_MATCH_STAT ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICS_ROI_MATCH_STAT_SHIFT)) & DCIC_DCICS_ROI_MATCH_STAT_MASK)

ROI_MATCH_STAT 0b0000000000000000..ROI calculated CRC matches expected signature 0b0000000000000001..Mismatch at ROI calculated CRC

◆ DCIC_DCICS_ROI_MATCH_STAT [2/2]

#define DCIC_DCICS_ROI_MATCH_STAT ( x)
Value:
(((uint32_t)(((uint32_t)(x)) << DCIC_DCICS_ROI_MATCH_STAT_SHIFT)) & DCIC_DCICS_ROI_MATCH_STAT_MASK)

ROI_MATCH_STAT 0b0000000000000000..ROI calculated CRC matches expected signature 0b0000000000000001..Mismatch at ROI calculated CRC

Generated by doxygen 1.18.0