RTEMS 6.3
Loading...
Searching...
No Matches
Macros | Variables
registers.h File Reference
#include <stdint.h>

Go to the source code of this file.

Macros

#define MSR_CM   (1<<31)
#define MSR_GS   (1<<28)
#define MSR_UCLE   (1<<26)
#define MSR_VE   (1<<25)
#define MSR_SPE   (1<<25)
#define MSR_AP   (1<<25)
#define MSR_APE   (1<<19)
#define MSR_POW   (1<<18)
#define MSR_WE   (1<<18)
#define MSR_TGPR   (1<<17)
#define MSR_CE   (1<<17)
#define MSR_ILE   (1<<16)
#define MSR_EE   (1<<15)
#define MSR_PR   (1<<14)
#define MSR_FP   (1<<13)
#define MSR_ME   (1<<12)
#define MSR_FE0   (1<<11)
#define MSR_SE   (1<<10)
#define MSR_UBLE   (1<<10)
#define MSR_DWE   (1<<10)
#define MSR_BE   (1<<9)
#define MSR_DE   (1<<9)
#define MSR_FE1   (1<<8)
#define MSR_E300_CE   (1<<7)
#define MSR_IP   (1<<6)
#define MSR_IR   (1<<5)
#define MSR_DR   (1<<4)
#define MSR_IS   (1<<5)
#define MSR_DS   (1<<4)
#define MSR_PMM   (1<<2)
#define MSR_RI   (1<<1)
#define MSR_LE   (1<<0)
#define HID0_EMCP   (1<<31)
#define HID0_EBA   (1<<29)
#define HID0_EBD   (1<<28)
#define HID0_SBCLK   (1<<27)
#define HID0_TBEN   (1<<26)
#define HID0_EICE   (1<<26)
#define HID0_ECLK   (1<<25)
#define HID0_PAR   (1<<24)
#define HID0_DOZE   (1<<23)
#define HID0_7455_HIGH_BAT_EN   (1<<23)
#define HID0_NAP   (1<<22)
#define HID0_SLEEP   (1<<21)
#define HID0_DPM   (1<<20)
#define HID0_ICE   (1<<15)
#define HID0_DCE   (1<<14)
#define HID0_ILOCK   (1<<13)
#define HID0_DLOCK   (1<<12)
#define HID0_ICFI   (1<<11)
#define HID0_DCI   (1<<10)
#define HID0_7455_XBSEN   (1<<8)
#define HID0_SIED   (1<<7)
#define HID0_BTIC   (1<<5)
#define HID0_LRSTK   (1<<4)
#define HID0_FOLD   (1<<3)
#define HID0_BHTE   (1<<2)
#define HID0_BTCD   (1<<1)
#define FPSCR_FX   (1<<31)
#define FPSCR_FEX   (1<<30)
#define _MACH_prep   1
#define _MACH_Pmac   2
#define _MACH_chrp   4
#define _MACH_mbx   8
#define _MACH_apus   16
#define _MACH_fads   32
#define _PREP_Motorola   0x01
#define _PREP_Firm   0x02
#define _PREP_IBM   0x00
#define _PREP_Bull   0x03
#define _CHRP_Motorola   0x04
#define _CHRP_IBM   0x05
#define _GLOBAL(n)
#define TBRU   269
#define TBRL   268
#define TBWU   285
#define TBWL   284
#define PPC_XER   1
#define PPC_LR   8
#define PPC_CTR   9
#define HID0   1008
#define HID1   1009
#define HID2   1011
#define DABR   1013
#define PPC_PVR   287
#define IBAT0U   528
#define IBAT0L   529
#define IBAT1U   530
#define IBAT1L   531
#define IBAT2U   532
#define IBAT2L   533
#define IBAT3U   534
#define IBAT3L   535
#define IBAT4U   560
#define IBAT4L   561
#define IBAT5U   562
#define IBAT5L   563
#define IBAT6U   564
#define IBAT6L   565
#define IBAT7U   566
#define IBAT7L   567
#define DBAT0U   536
#define DBAT0L   537
#define DBAT1U   538
#define DBAT1L   539
#define DBAT2U   540
#define DBAT2L   541
#define DBAT3U   542
#define DBAT3L   543
#define DBAT4U   568
#define DBAT4L   569
#define DBAT5U   570
#define DBAT5L   571
#define DBAT6U   572
#define DBAT6L   573
#define DBAT7U   574
#define DBAT7L   575
#define DMISS   976
#define DCMP   977
#define HASH1   978
#define HASH2   979
#define IMISS   980
#define ICMP   981
#define PPC_RPA   982
#define SDR1   25
#define PPC_DAR   19
#define DEAR_BOOKE   61
#define DEAR_405   981
#define SPR0   272
#define SPRG0   272
#define SPR1   273
#define SPRG1   273
#define SPR2   274
#define SPRG2   274
#define SPR3   275
#define SPRG3   275
#define SPRG4   276
#define SPRG5   277
#define SPRG6   278
#define SPRG7   279
#define USPRG0   256
#define DSISR   18
#define SRR0   26
#define SRR1   27
#define IABR   1010
#define PPC_DEC   22
#define PPC_EAR   282
#define MSSCR0   1014
#define L2CR   1017
#define L2CR_L2E   (1<<31)
#define L2CR_L2I   (1<<21)
#define L2CR_L2IO_745x   0x100000
#define L2CR_L2DO_745x   0x10000
#define L2CR_LOCK_745x   (L2CR_L2IO_745x|L2CR_L2DO_745x)
#define L2CR_L3OH0   0x00080000
#define L3CR   1018
#define L3CR_L3IO_745x   0x400000
#define L3CR_L3DO_745x   0x40
#define L3CR_LOCK_745x   (L3CR_L3IO_745x|L3CR_L3DO_745x)
#define L3CR_RESERVED   0x0438003a
#define L3CR_L3E   0x80000000
#define L3CR_L3PE   0x40000000
#define L3CR_L3APE   0x20000000
#define L3CR_L3SIZ   0x10000000
#define L3SIZ_1M   0x00000000
#define L3SIZ_2M   0x10000000
#define L3CR_L3CLKEN   0x08000000
#define L3CR_L3CLK   0x03800000
#define L3CLK_60   0x00000000
#define L3CLK_20   0x01000000
#define L3CLK_25   0x01800000
#define L3CLK_30   0x02000000
#define L3CLK_35   0x02800000
#define L3CLK_40   0x03000000
#define L3CLK_50   0x03800000
#define L3CR_L3IO   0x00400000
#define L3CR_L3SPO   0x00040000
#define L3CR_L3CKSP   0x00030000
#define L3CKSP_2   0x00000000
#define L3CKSP_3   0x00010000
#define L3CKSP_4   0x00020000
#define L3CKSP_5   0x00030000
#define L3CR_L3PSP   0x0000e000
#define L3PSP_0   0x00000000
#define L3PSP_1   0x00002000
#define L3PSP_2   0x00004000
#define L3PSP_3   0x00006000
#define L3PSP_4   0x00008000
#define L3PSP_5   0x0000a000
#define L3CR_L3REP   0x00001000
#define L3CR_L3HWF   0x00000800
#define L3CR_L3I   0x00000400
#define L3CR_L3RT   0x00000300
#define L3RT_MSUG2_DDR   0x00000000
#define L3RT_PIPELINE_LATE   0x00000100
#define L3RT_PB2_SRAM   0x00000300
#define L3CR_L3NIRCA   0x00000080
#define L3CR_L3DO   0x00000040
#define L3CR_PMEN   0x00000004
#define L3CR_PMSIZ   0x00000004
#define THRM1   1020
#define THRM2   1021
#define THRM3   1022
#define THRM1_TIN   (1<<(31-0))
#define THRM1_TIV   (1<<(31-1))
#define THRM1_THRES   (0x7f<<(31-8))
#define THRM1_TID   (1<<(31-29))
#define THRM1_TIE   (1<<(31-30))
#define THRM1_V   (1<<(31-31))
#define THRM3_SITV   (0x1fff << (31-30))
#define THRM3_E   (1<<(31-31))
#define PPC_SR0   0
#define PPC_SR1   1
#define PPC_SR2   2
#define PPC_SR3   3
#define PPC_SR4   4
#define PPC_SR5   5
#define PPC_SR6   6
#define PPC_SR7   7
#define PPC_SR8   8
#define PPC_SR9   9
#define PPC_SR10   10
#define PPC_SR11   11
#define PPC_SR12   12
#define PPC_SR13   13
#define PPC_SR14   14
#define PPC_SR15   15
#define BOOKE_DECAR   54
#define PPC405_MCSR   0x23C
#define PPC405_ESR   0x3D4
#define PPC405_DEAR   0x3D5
#define BOOKE_DEAR   61
#define PPC405_TSR   0x3D8
#define BOOKE_TSR   336
#define BOOKE_TSR_ENW   (1<<31)
#define BOOKE_TSR_WIS   (1<<30)
#define BOOKE_TSR_DIS   (1<<27)
#define BOOKE_TSR_FIS   (1<<26)
#define PPC405_TCR   0x3DA
#define BOOKE_TCR   340
#define BOOKE_TCR_WP(x)
#define BOOKE_TCR_WP_MASK   (3<<30)
#define BOOKE_TCR_WRC(x)
#define BOOKE_TCR_WRC_MASK   (3<<28)
#define BOOKE_TCR_WIE   (1<<27)
#define BOOKE_TCR_DIE   (1<<26)
#define BOOKE_TCR_FP(x)
#define BOOKE_TCR_FIE   (1<<23)
#define BOOKE_TCR_ARE   (1<<22)
#define BOOKE_TCR_WPEXT(x)
#define BOOKE_TCR_WPEXT_MASK   (0xf<<17)
#define BOOKE_TCR_FPEXT(x)
#define BOOKE_TCR_FPEXT_MASK   (0xf<<13)
#define BOOKE_PID   48
#define BOOKE_CSRR0   58
#define BOOKE_CSRR1   59
#define BOOKE_ESR   62
#define BOOKE_IVPR   63
#define BOOKE_SPRG4_W   260
#define BOOKE_SPRG5_W   261
#define BOOKE_SPRG6_W   262
#define BOOKE_SPRG7_W   263
#define BOOKE_PIR   286
#define BOOKE_DBSR   304
#define BOOKE_EPCR   307
#define BOOKE_EPCR_EXTGS   (1 << 31)
#define BOOKE_EPCR_DTLBGS   (1 << 30)
#define BOOKE_EPCR_ITLBGS   (1 << 29)
#define BOOKE_EPCR_DSIGS   (1 << 28)
#define BOOKE_EPCR_ISIGS   (1 << 27)
#define BOOKE_EPCR_DUVD   (1 << 26)
#define BOOKE_EPCR_ICM   (1 << 25)
#define BOOKE_EPCR_GICM   (1 << 24)
#define BOOKE_EPCR_DGTMI   (1 << 23)
#define BOOKE_EPCR_DMIUH   (1 << 22)
#define BOOKE_EPCR_PMGS   (1 << 21)
#define BOOKE_DBCR0   308
#define BOOKE_DBCR1   309
#define BOOKE_DBCR2   310
#define BOOKE_IAC1   312
#define BOOKE_IAC2   313
#define BOOKE_IAC3   314
#define BOOKE_IAC4   315
#define BOOKE_DAC1   316
#define BOOKE_DAC2   317
#define BOOKE_DVC1   318
#define BOOKE_DVC2   319
#define BOOKE_GSRR0   378
#define BOOKE_GSRR1   379
#define BOOKE_GEPR   380
#define BOOKE_GDEAR   381
#define BOOKE_GPIR   382
#define BOOKE_GESR   383
#define BOOKE_IVOR0   400
#define BOOKE_IVOR1   401
#define BOOKE_IVOR2   402
#define BOOKE_IVOR3   403
#define BOOKE_IVOR4   404
#define BOOKE_IVOR5   405
#define BOOKE_IVOR6   406
#define BOOKE_IVOR7   407
#define BOOKE_IVOR8   408
#define BOOKE_IVOR9   409
#define BOOKE_IVOR10   410
#define BOOKE_IVOR11   411
#define BOOKE_IVOR12   412
#define BOOKE_IVOR13   413
#define BOOKE_IVOR14   414
#define BOOKE_IVOR15   415
#define BOOKE_IVOR42   436
#define BOOKE_IVOR32   528
#define BOOKE_IVOR33   529
#define BOOKE_IVOR34   530
#define BOOKE_IVOR35   531
#define BOOKE_IVOR36   532
#define BOOKE_IVOR37   533
#define BOOKE_IVOR38   432
#define BOOKE_IVOR39   433
#define BOOKE_IVOR40   434
#define BOOKE_IVOR41   435
#define BOOKE_GIVOR2   440
#define BOOKE_GIVOR3   441
#define BOOKE_GIVOR4   442
#define BOOKE_GIVOR8   443
#define BOOKE_GIVOR13   444
#define BOOKE_GIVOR14   445
#define BOOKE_GIVPR   446
#define BOOKE_MCSRR0   570
#define BOOKE_MCSRR1   571
#define BOOKE_MCSR   572
#define BOOKE_DSRR0   574
#define BOOKE_DSRR1   575
#define PPC440_INV0   880
#define PPC440_INV1   881
#define PPC440_INV2   882
#define PPC440_INV3   883
#define PPC440_ITV0   884
#define PPC440_ITV1   885
#define PPC440_ITV2   886
#define PPC440_ITV3   887
#define PPC440_CCR1   888
#define PPC440_DNV0   912
#define PPC440_DNV1   913
#define PPC440_DNV2   914
#define PPC440_DNV3   915
#define PPC440_DTV0   916
#define PPC440_DTV1   917
#define PPC440_DTV2   918
#define PPC440_DTV3   919
#define PPC440_DVLIM   920
#define PPC440_IVLIM   921
#define PPC440_RSTCFG   923
#define PPC440_DCDBTRL   924
#define PPC440_DCDBTRH   925
#define PPC440_ICDBTRL   926
#define PPC440_ICDBTRH   927
#define PPC440_MMUCR   946
#define PPC440_CCR0   947
#define PPC440_ICDBDR   979
#define PPC440_DBDR   1011
#define PPC440_TLB0_EPN(n)
#define PPC440_TLB0_EPN_GET(n)
#define PPC440_TLB0_V   ( 1 << (31-22))
#define PPC440_TLB0_TS   ( 1 << (31-23))
#define PPC440_TLB0_TSIZE(n)
#define PPC440_TLB0_TSIZE_GET(n)
#define PPC440_TLB0_TPAR(n)
#define PPC440_TLB0_TPAR_GET(n)
#define PPC440_PID_TID(n)
#define PPC440_PID_TID_GET(n)
#define PPC440_TLB1_RPN(n)
#define PPC440_TLB1_RPN_GET(n)
#define PPC440_TLB1_PAR1(n)
#define PPC440_TLB1_PAR1_GET(n)
#define PPC440_TLB1_ERPN(n)
#define PPC440_TLB1_ERPN_GET(n)
#define PPC440_TLB2_PAR2(n)
#define PPC440_TLB2_PAR2_GET(n)
#define PPC440_TLB2_U0   ( 1 << (31-16))
#define PPC440_TLB2_U1   ( 1 << (31-17))
#define PPC440_TLB2_U2   ( 1 << (31-18))
#define PPC440_TLB2_U3   ( 1 << (31-19))
#define PPC440_TLB2_W   ( 1 << (31-20))
#define PPC440_TLB2_I   ( 1 << (31-21))
#define PPC440_TLB2_M   ( 1 << (31-22))
#define PPC440_TLB2_G   ( 1 << (31-23))
#define PPC440_TLB2_E   ( 1 << (31-24))
#define PPC440_TLB2_UX   ( 1 << (31-26))
#define PPC440_TLB2_UW   ( 1 << (31-27))
#define PPC440_TLB2_UR   ( 1 << (31-28))
#define PPC440_TLB2_SX   ( 1 << (31-29))
#define PPC440_TLB2_SW   ( 1 << (31-30))
#define PPC440_TLB2_SR   ( 1 << (31-31))
#define PPC440_TLB2_ATTR(x)
#define PPC440_TLB2_ATTR_GET(x)
#define PPC440_TLB2_PERM(n)
#define PPC440_TLB2_PERM_GET(n)
#define FSL_EIS_BUCSR   1013
#define FSL_EIS_BUCSR_STAC_EN   (1 << (63 - 39))
#define FSL_EIS_BUCSR_LS_EN   (1 << (63 - 41))
#define FSL_EIS_BUCSR_BBFI   (1 << (63 - 54))
#define FSL_EIS_BUCSR_BALLOC_ALL   (0x0 << (63 - 59))
#define FSL_EIS_BUCSR_BALLOC_FORWARD   (0x1 << (63 - 59))
#define FSL_EIS_BUCSR_BALLOC_BACKWARD   (0x2 << (63 - 59))
#define FSL_EIS_BUCSR_BALLOC_NONE   (0x3 << (63 - 59))
#define FSL_EIS_BUCSR_BPRED_TAKEN   (0x0 << (63 - 61))
#define FSL_EIS_BUCSR_BPRED_TAKEN_ONLY_FORWARD   (0x1 << (63 - 62))
#define FSL_EIS_BUCSR_BPRED_TAKEN_ONLY_BACKWARD   (0x2 << (63 - 62))
#define FSL_EIS_BUCSR_BPRED_NOT_TAKEN   (0x3 << (63 - 62))
#define FSL_EIS_BUCSR_BPEN   (1 << (63 - 63))
#define FSL_EIS_SVR   1023
#define FSL_EIS_TENSR   437
#define FSL_EIS_TENS   438
#define FSL_EIS_TENC   439
#define FSL_EIS_PPR32   898
#define FSL_EIS_MAS0   624
#define FSL_EIS_MAS0_TLBSEL   (1 << (63 - 35))
#define FSL_EIS_MAS0_ESEL(n)
#define FSL_EIS_MAS0_ESEL_GET(m)
#define FSL_EIS_MAS0_NV   (1 << (63 - 63))
#define FSL_EIS_MAS1   625
#define FSL_EIS_MAS1_V   (1 << (63 - 32))
#define FSL_EIS_MAS1_IPROT   (1 << (63 - 33))
#define FSL_EIS_MAS1_TID(n)
#define FSL_EIS_MAS1_TID_GET(n)
#define FSL_EIS_MAS1_TS   (1 << (63 - 51))
#define FSL_EIS_MAS1_TSIZE(n)
#define FSL_EIS_MAS1_TSIZE_GET(n)
#define FSL_EIS_MAS2   626
#define FSL_EIS_MAS2_EPN(n)
#define FSL_EIS_MAS2_EPN_GET(n)
#define FSL_EIS_MAS2_EA(n)
#define FSL_EIS_MAS2_EA_GET(n)
#define FSL_EIS_MAS2_X0   (1 << (63 - 57))
#define FSL_EIS_MAS2_X1   (1 << (63 - 58))
#define FSL_EIS_MAS2_W   (1 << (63 - 59))
#define FSL_EIS_MAS2_I   (1 << (63 - 60))
#define FSL_EIS_MAS2_M   (1 << (63 - 61))
#define FSL_EIS_MAS2_G   (1 << (63 - 62))
#define FSL_EIS_MAS2_E   (1 << (63 - 63))
#define FSL_EIS_MAS2_ATTR(x)
#define FSL_EIS_MAS2_ATTR_GET(x)
#define FSL_EIS_MAS3   627
#define FSL_EIS_MAS3_RPN(n)
#define FSL_EIS_MAS3_RPN_GET(n)
#define FSL_EIS_MAS3_RA(n)
#define FSL_EIS_MAS3_RA_GET(n)
#define FSL_EIS_MAS3_U0   (1 << (63 - 54))
#define FSL_EIS_MAS3_U1   (1 << (63 - 55))
#define FSL_EIS_MAS3_U2   (1 << (63 - 56))
#define FSL_EIS_MAS3_U3   (1 << (63 - 57))
#define FSL_EIS_MAS3_UX   (1 << (63 - 58))
#define FSL_EIS_MAS3_SX   (1 << (63 - 59))
#define FSL_EIS_MAS3_UW   (1 << (63 - 60))
#define FSL_EIS_MAS3_SW   (1 << (63 - 61))
#define FSL_EIS_MAS3_UR   (1 << (63 - 62))
#define FSL_EIS_MAS3_SR   (1 << (63 - 63))
#define FSL_EIS_MAS3_PERM(n)
#define FSL_EIS_MAS3_PERM_GET(n)
#define FSL_EIS_MAS4   628
#define FSL_EIS_MAS4_TLBSELD   (1 << (63 - 35))
#define FSL_EIS_MAS4_TIDSELD(n)
#define FSL_EIS_MAS4_TSIZED(n)
#define FSL_EIS_MAS4_X0D   FSL_EIS_MAS2_X0
#define FSL_EIS_MAS4_X1D   FSL_EIS_MAS2_X1
#define FSL_EIS_MAS4_WD   FSL_EIS_MAS2_W
#define FSL_EIS_MAS4_ID   FSL_EIS_MAS2_I
#define FSL_EIS_MAS4_MD   FSL_EIS_MAS2_M
#define FSL_EIS_MAS4_GD   FSL_EIS_MAS2_G
#define FSL_EIS_MAS4_ED   FSL_EIS_MAS2_E
#define FSL_EIS_MAS5   629
#define FSL_EIS_MAS6   630
#define FSL_EIS_MAS6_SPID0(n)
#define FSL_EIS_MAS6_SAS   (1 << (63 - 63))
#define FSL_EIS_MAS7   944
#define FSL_EIS_MAS8   341
#define FSL_EIS_MMUCFG   1015
#define FSL_EIS_MMUCSR0   1012
#define FSL_EIS_PID0   48
#define FSL_EIS_PID1   633
#define FSL_EIS_PID2   634
#define FSL_EIS_TLB0CFG   688
#define FSL_EIS_TLB1CFG   689
#define FSL_EIS_L1CFG0   515
#define FSL_EIS_L1CFG1   516
#define FSL_EIS_L1CSR0   1010
#define FSL_EIS_L1CSR0_CFI   (1 << (63 - 62))
#define FSL_EIS_L1CSR1   1011
#define FSL_EIS_L1CSR1_ICFI   (1 << (63 - 62))
#define FSL_EIS_L2CFG0   519
#define FSL_EIS_L2CSR0   1017
#define FSL_EIS_L2CSR0_L2FI   (1 << (63 - 42))
#define FSL_EIS_L2CSR0_L2FL   (1 << (63 - 52))
#define FSL_EIS_L2CSR1   1018
#define FSL_EIS_ATBL   526
#define FSL_EIS_ATBU   527
#define FSL_EIS_MCAR   573
#define FSL_EIS_DSRR0   574
#define FSL_EIS_DSRR1   575
#define FSL_EIS_EPR   702
#define FSL_EIS_SPEFSCR   512
#define FSL_EIS_SPRG8   604
#define FSL_EIS_SPRG9   605
#define FSL_EIS_DBCR3   561
#define FSL_EIS_DBCR4   563
#define FSL_EIS_DBCR5   564
#define FSL_EIS_DBCR6   603
#define FSL_EIS_DBCNT   562
#define PPC_INTERRUPT_DISABLE_MASK_DEFAULT   MSR_EE
 Default value for the interrupt disable mask.
#define _CPU_MSR_GET(_msr_value)
#define _CPU_MSR_SET(_msr_value)
#define _CPU_ISR_Disable(_isr_cookie)
#define _CPU_ISR_Enable(_isr_cookie)
#define _CPU_ISR_Flash(_isr_cookie)

Variables

char _PPC_INTERRUPT_DISABLE_MASK []
 A global symbol used to disable interrupts in the MSR.

Macro Definition Documentation

◆ _CPU_ISR_Disable

#define _CPU_ISR_Disable ( _isr_cookie)
Value:
do { \
_isr_cookie = ppc_interrupt_disable(); \
} while (0)

◆ _CPU_ISR_Enable

#define _CPU_ISR_Enable ( _isr_cookie)
Value:
ppc_interrupt_enable(_isr_cookie)

◆ _CPU_ISR_Flash

#define _CPU_ISR_Flash ( _isr_cookie)
Value:
ppc_interrupt_flash(_isr_cookie)

◆ _CPU_MSR_GET

#define _CPU_MSR_GET ( _msr_value)
Value:
do { \
_msr_value = 0; \
__asm__ volatile ("mfmsr %0" : "=&r" ((_msr_value)) : "0" ((_msr_value))); \
} while (0)

◆ _CPU_MSR_SET

#define _CPU_MSR_SET ( _msr_value)
Value:
{ __asm__ volatile ("mtmsr %0" : "=&r" ((_msr_value)) : "0" ((_msr_value))); }

◆ _GLOBAL

#define _GLOBAL ( n)
Value:
.globl n;\
n:

◆ BOOKE_TCR_FP

#define BOOKE_TCR_FP ( x)
Value:
(((x)&3)<<24)

◆ BOOKE_TCR_FPEXT

#define BOOKE_TCR_FPEXT ( x)
Value:
(((x)&0xf)<<13)

◆ BOOKE_TCR_WP

#define BOOKE_TCR_WP ( x)
Value:
(((x)&3)<<30)

◆ BOOKE_TCR_WPEXT

#define BOOKE_TCR_WPEXT ( x)
Value:
(((x)&0xf)<<17)

◆ BOOKE_TCR_WRC

#define BOOKE_TCR_WRC ( x)
Value:
(((x)&3)<<28)

◆ FSL_EIS_MAS0_ESEL

#define FSL_EIS_MAS0_ESEL ( n)
Value:
((0xfff & (n)) << (63 - 47))

◆ FSL_EIS_MAS0_ESEL_GET

#define FSL_EIS_MAS0_ESEL_GET ( m)
Value:
(((m) >> (63 - 47)) & 0xfff)

◆ FSL_EIS_MAS1_TID

#define FSL_EIS_MAS1_TID ( n)
Value:
((0xff & (n)) << (63 - 47))

◆ FSL_EIS_MAS1_TID_GET

#define FSL_EIS_MAS1_TID_GET ( n)
Value:
(((n) >> (63 - 47)) & 0xfff)

◆ FSL_EIS_MAS1_TSIZE

#define FSL_EIS_MAS1_TSIZE ( n)
Value:
((0xf & (n)) << (63 - 55))

◆ FSL_EIS_MAS1_TSIZE_GET

#define FSL_EIS_MAS1_TSIZE_GET ( n)
Value:
(((n)>>(63 - 55)) & 0xf)

◆ FSL_EIS_MAS2_ATTR

#define FSL_EIS_MAS2_ATTR ( x)
Value:
((x) & 0x7f)

◆ FSL_EIS_MAS2_ATTR_GET

#define FSL_EIS_MAS2_ATTR_GET ( x)
Value:
((x) & 0x7f)

◆ FSL_EIS_MAS2_EA

#define FSL_EIS_MAS2_EA ( n)
Value:
FSL_EIS_MAS2_EPN((n) >> 12)

◆ FSL_EIS_MAS2_EA_GET

#define FSL_EIS_MAS2_EA_GET ( n)
Value:
(FSL_EIS_MAS2_EPN_GET(n) << 12)

◆ FSL_EIS_MAS2_EPN

#define FSL_EIS_MAS2_EPN ( n)
Value:
((((1 << 21) - 1)&(n)) << (63-51))

◆ FSL_EIS_MAS2_EPN_GET

#define FSL_EIS_MAS2_EPN_GET ( n)
Value:
(((n) >> (63 - 51)) & 0xfffff)

◆ FSL_EIS_MAS3_PERM

#define FSL_EIS_MAS3_PERM ( n)
Value:
((n) & 0x3ff)

◆ FSL_EIS_MAS3_PERM_GET

#define FSL_EIS_MAS3_PERM_GET ( n)
Value:
((n) & 0x3ff)

◆ FSL_EIS_MAS3_RA

#define FSL_EIS_MAS3_RA ( n)
Value:
FSL_EIS_MAS3_RPN((n) >> 12)

◆ FSL_EIS_MAS3_RA_GET

#define FSL_EIS_MAS3_RA_GET ( n)
Value:
(FSL_EIS_MAS3_RPN_GET(n) << 12)

◆ FSL_EIS_MAS3_RPN

#define FSL_EIS_MAS3_RPN ( n)
Value:
((((1 << 21) - 1) & (n)) << (63-51))

◆ FSL_EIS_MAS3_RPN_GET

#define FSL_EIS_MAS3_RPN_GET ( n)
Value:
(((n)>>(63 - 51)) & 0xfffff)

◆ FSL_EIS_MAS4_TIDSELD

#define FSL_EIS_MAS4_TIDSELD ( n)
Value:
((0x3 & (n)) << (63 - 47))

◆ FSL_EIS_MAS4_TSIZED

#define FSL_EIS_MAS4_TSIZED ( n)
Value:
((0xf & (n)) << (63 - 55))

◆ FSL_EIS_MAS6_SPID0

#define FSL_EIS_MAS6_SPID0 ( n)
Value:
((0xff & (n)) << (63 - 55))

◆ PPC440_PID_TID

#define PPC440_PID_TID ( n)
Value:
( (0xff & (n)) << (31-31))

◆ PPC440_PID_TID_GET

#define PPC440_PID_TID_GET ( n)
Value:
( ((n) >> (31-31)) & 0xff)

◆ PPC440_TLB0_EPN

#define PPC440_TLB0_EPN ( n)
Value:
( (((1<<22)-1)&(n)) << (31-21))

◆ PPC440_TLB0_EPN_GET

#define PPC440_TLB0_EPN_GET ( n)
Value:
( ((n) >> (31-21)) & ((1<<22)-1))

◆ PPC440_TLB0_TPAR

#define PPC440_TLB0_TPAR ( n)
Value:
( (0xf & (n)) << (31-31))

◆ PPC440_TLB0_TPAR_GET

#define PPC440_TLB0_TPAR_GET ( n)
Value:
( ((n) >> (31-31)) & 0xf)

◆ PPC440_TLB0_TSIZE

#define PPC440_TLB0_TSIZE ( n)
Value:
( (0xf & (n)) << (31-27))

◆ PPC440_TLB0_TSIZE_GET

#define PPC440_TLB0_TSIZE_GET ( n)
Value:
( ((n) >> (31-27)) & 0xf)

◆ PPC440_TLB1_ERPN

#define PPC440_TLB1_ERPN ( n)
Value:
( (0xf & (n)) << (31-31))

◆ PPC440_TLB1_ERPN_GET

#define PPC440_TLB1_ERPN_GET ( n)
Value:
( ((n) >> (31-31)) & 0xf)

◆ PPC440_TLB1_PAR1

#define PPC440_TLB1_PAR1 ( n)
Value:
( (0x3 & (n)) << (31-23))

◆ PPC440_TLB1_PAR1_GET

#define PPC440_TLB1_PAR1_GET ( n)
Value:
( ((n) >> (31-23)) & 0x3)

◆ PPC440_TLB1_RPN

#define PPC440_TLB1_RPN ( n)
Value:
( (((1<<22)-1)&(n)) << (31-21))

◆ PPC440_TLB1_RPN_GET

#define PPC440_TLB1_RPN_GET ( n)
Value:
( ((n) >> (31-21)) & ((1<<22)-1))

◆ PPC440_TLB2_ATTR

#define PPC440_TLB2_ATTR ( x)
Value:
( ((x) & 0x1ff) << 7 )

◆ PPC440_TLB2_ATTR_GET

#define PPC440_TLB2_ATTR_GET ( x)
Value:
( ((x) >> 7) & 0x1ff )

◆ PPC440_TLB2_PAR2

#define PPC440_TLB2_PAR2 ( n)
Value:
( (0x3 & (n)) << (31- 1))

◆ PPC440_TLB2_PAR2_GET

#define PPC440_TLB2_PAR2_GET ( n)
Value:
( ((n) >> (31- 1)) & 0x3)

◆ PPC440_TLB2_PERM

#define PPC440_TLB2_PERM ( n)
Value:
( (n) & 0x3f )

◆ PPC440_TLB2_PERM_GET

#define PPC440_TLB2_PERM_GET ( n)
Value:
( (n) & 0x3f )

◆ PPC_INTERRUPT_DISABLE_MASK_DEFAULT

#define PPC_INTERRUPT_DISABLE_MASK_DEFAULT   MSR_EE

Default value for the interrupt disable mask.

The interrupt disable mask is stored in the global symbol _PPC_INTERRUPT_DISABLE_MASK.

Variable Documentation

◆ _PPC_INTERRUPT_DISABLE_MASK

char _PPC_INTERRUPT_DISABLE_MASK[]
extern

A global symbol used to disable interrupts in the MSR.

A one bit means that this bit should be cleared.

Generated by doxygen 1.18.0